专利名称：一种双应力薄膜的制备方法
技术领域：
本发明涉及半导体集成电路的制造领域，尤其涉及一种双应力薄膜的制备方法。
背景技术：
现今,应变娃技术(Stain silicon)集成工艺在45纳米节点开始已经得到大范围的应用，特别对于金属前介质沉积工艺段内(Pre-Metal Dielectric，简称PMD )，双应力薄膜(Dual Stress Liner，简称DSL)已经成为必选项，以用来提高器件的速度。但是，目前业界一般选择氮化硅薄膜作为双应力薄膜，由于氮化硅薄膜的介电常数较高(k 一般在7.0左右)，会造成一定的时间延迟(RC delay)，即不能满足一些先进器件对时间延迟(RC delay)的要求，造成器件速度的不能达到工艺需求。
在目前集成工艺中，对于不同应力薄膜交叠的问题，主要是通过采用干法刻蚀工艺进行调整或在版图设计时候加以考量以尽量减少对良率的影响，但是增加了工艺控制的难度。图I是本发明背景技术中采用溅射工艺来改善不同应力薄膜交叠区域问题的流程结构示意图；如图I所示，IMEC提出一种采用溅射的方法来改善不同应力薄膜交叠区域的问题，首先在沉积有双应力薄膜的半导体结构上，进行溅射工艺(Sputter)后，沉积层间介质层(Inter Layer Dielectric,简称ILD ),并利用化学机械研磨工艺(ChemicalMechanical Polishing,简称CMP)进行平坦化处理,然后回蚀形成CA孔,虽然能解决不同应力薄膜交叠的问题，但是存在明显的等离子损伤(plasma damage)的风险。
发明内容
本发明公开了一种双应力薄膜的制备方法，其中，包括以下步骤
步骤SI :在一包含有NMOS和PMOS的半导体结构上沉积掺氮的碳化硅薄膜；
步骤S2 :采用光刻工艺于PMOS上形成第一光阻，并以该第一光阻为掩膜对覆盖在NMOS结构上的掺氮的碳化硅薄膜进行UV光照射，形成覆盖在NMOS上的高拉应力薄膜；
步骤S3 :去除所述第一光阻后，再次采用光刻工艺于NMOS上形成第二光阻，并以该第二光阻为掩膜对覆盖在PMOS上的掺氮的碳化硅薄膜进行等离子轰击工艺，去除所述第二光阻，形成覆盖在PMOS上的压应力薄膜。上述的双应力薄膜的制备方法，其中，所述包含有NMOS和PMOS的半导体结构包含有栅极和侧墙，所述掺氮的碳化硅薄膜覆盖在所述栅极和侧墙。上述的双应力薄膜的制备方法，其中，所述掺氮的碳化硅薄膜的介电常数小于5。上述的双应力薄膜的制备方法，其中，采用惰性气体等离子进行所述等离子轰击工艺。上述的双应力薄膜的制备方法，其中，所述惰性气体等离子为Ar离子。综上所述，由于采用了上述技术方案，本发明提出一种双应力薄膜的制备方法，通过采用掺氮的碳化硅薄膜代替传统的氮化硅薄膜，形成高应力的双应力薄膜，不仅能满足一些先进器件RC延迟的要求，还避免了传统氮化硅双应力薄膜工艺存在的交叠区域问题，从而解决了因为交叠区域而造成良率的损失，且工艺简单易实施。
图I是本发明背景技术中采用溅射工艺来改善不同应力薄膜交叠区域问题的流程结构示意 图2-8是本发明一种双应力薄膜的制备方法的工艺流程结构示意图。
具体实施例方式 下面结合附图对本发明的具体实施方式
作进一步的说明
图2-8是本发明一种双应力薄膜的制备方法的工艺流程结构示意图。
如图2-8所示，首先，在包含有栅极11和侧墙12的PMOS和NMOS结构I上沉积掺氮的碳化娃(Nitrogen Doped Carbide,简称NDC)2,该掺氮的碳化娃薄膜2覆盖栅极11和侧墙12 ;之后，旋涂光刻胶覆盖掺氮的碳化硅薄膜2的上表面，曝光、显影后去除剩余光刻胶，形成覆盖在PMOS结构部分的第一光阻3。然后，以第一光租3为掩膜，对掺氮的碳化物薄膜2进行紫外线(UV)光照射工艺4，使得覆盖在NMOS结构上的掺氮的碳化硅薄膜转变成高拉应力薄膜5。最后，去除第一光阻3，再次旋涂光刻胶覆盖高拉应力薄膜5和剩余掺氮的碳化硅薄膜21的上表面，曝光、显影后去除剩余光刻胶，形成覆盖在NMOS结构部分的第二光阻6，并以该第二光阻6为掩膜对剩余掺氮的碳化硅薄膜21进行等离子轰击工艺7，并去除该第二光阻6 ;其中，该等离子注入工艺7采用的等离子为采用Ar或其他惰性气体等离子，由于惰性气体离子轰击可使得薄膜的压应力增大，所以剩余掺氮的碳化硅薄膜21经过离子注入工艺后转变成高压应力薄膜8，即掺氮的碳化硅薄膜2经过紫外线(UV)光照射工艺4和等离子轰击工艺7转变成为高应力的双应力薄膜。综上所述，由于采用了上述技术方案，本发明提出一种双应力薄膜的制备方法，通过采用掺氮的碳化硅薄膜代替传统的氮化硅薄膜，并分别对覆盖在NMOS结构和覆盖在NMOS上的掺氮的碳化硅薄膜进行UV光照射工艺和等离子轰击工艺，从而形成高应力的双应力薄膜，不仅能满足一些先进器件RC延迟的要求，还避免了传统氮化硅双应力薄膜工艺存在的交叠区域问题，从而解决了因为交叠区域而造成良率的损失，且工艺简单易实施。通过说明和附图，给出了具体实施方式
的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
权利要求
1.一种双应力薄膜的制备方法，其特征在于，包括以下步骤 步骤SI :在一包含有NMOS和PMOS的半导体结构上沉积掺氮的碳化硅薄膜； 步骤S2 :采用光刻エ艺于PMOS上形成第一光阻，并以该第一光阻为掩膜对覆盖在NMOS上的掺氮的碳化硅薄膜进行UV光照射，形成覆盖在NMOS上的高拉应カ薄膜； 步骤S3 :去除所述第一光阻后，再次采用光刻エ艺于NMOS上形成第二光阻，并以该第ニ光阻为掩膜对覆盖在PMOS上的掺氮的碳化硅薄膜进行等离子轰击エ艺，去除所述第二光阻，形成覆盖在PMOS上的压应カ薄膜。
2.根据权利要求I所述的双应カ薄膜的制备方法，其特征在干，所述包含有NMOS和PMOS的半导体结构包含有栅极和侧墙，所述掺氮的碳化硅薄膜覆盖在所述栅极和侧墙。
3.根据权利要求2所述的双应カ薄膜的制备方法，其特征在于，所述掺氮的碳化硅薄膜的介电常数小于5。
4.根据权利要求I或3所述的双应カ薄膜的制备方法，其特征在于，采用惰性气体等离子进行所述等离子轰击エ艺。
5.根据权利要求43所述的双应カ薄膜的制备方法，其特征在于，所述惰性气体等离子为Ar离子。
全文摘要
本发明涉及半导体制造领域，尤其涉及一种双应力薄膜的制备方法。本发明提出一种双应力薄膜的制备方法，通过采用掺氮的碳化硅薄膜代替传统的氮化硅薄膜，形成高应力的双应力薄膜，不仅能满足一些先进器件RC延迟的要求，还避免了传统氮化硅双应力薄膜工艺存在的交叠区域问题，从而解决了因为交叠区域而造成良率的损失，且工艺简单易实施。
文档编号H01L21/8238GK102637590SQ20121009820
公开日2012年8月15日 申请日期2012年4月6日 优先权日2012年4月6日
发明者张文广, 陈玉文 申请人:上海华力微电子有限公司