包括只读存储器（ROM）阵列的第一存储单元晶体管的集成电路（IC）及其制作方法与流程

本发明总体涉及一种集成电路（IC），具体而言涉及包括只读存储器（ROM）阵列的第一存储单元晶体管的集成电路（IC）及其制作方法。

背景技术：
只读存储器（ROM）常常用于在集成电路（IC）上存储数据，如固件数据。ROM通常作为存储单元晶体管的阵列进行结构化，并通常在制作过程中用数据进行编程。通过对阵列进行编程而使之通过在IC上的感测电路将某些存储单元晶体管与其它的存储单元晶体管区别开来，对应于二进制数据的逻辑状态被存储于ROM上。对于ROM编程已知具有各种技术。一种方法是利用高等级互连掩码阻断某些存储单元晶体管的接触。另一种方法是使用信道离子注入改变某些存储单元晶体管的阈值电压，提供可检测的阈值电压差。在还有的另一种方法中，不同厚度的栅极氧化物可以为存储单元晶体管提供不同的阈值电压。

技术实现要素：
本发明公开涉及具有采用金属栅极编程的存储单元晶体管的ROM阵列，基本上结合至少一幅附图所示的和/或所描述的，而在权利要求书中进行更加完全地陈述。本发明的一个方面，提供一种集成电路（IC），包括：只读存储器（ROM）阵列的第一存储单元晶体管，所述第一存储单元晶体管包括第一功函的第一金属栅极并具有第一阈值电压；所述ROM阵列的第二存储单元晶体管，所述第二存储单元晶体管包括第二功函的第二金属栅极并具有第二阈值电压。优选地，本发明的集成电路（IC），其中所述第一存储单元晶体管和所述第二存储单元晶体管属于第一电导率类型。优选地，本发明的集成电路（IC），其中所述第一存储单元晶体管包括第一高-k栅极电介质而所述第二存储单元晶体管包括第二高-k栅极电介质。优选地，本发明的集成电路（IC），包括位于所述第一存储单元晶体管的所述第一金属栅极之上的上覆栅极部分。优选地，本发明的集成电路（IC），其中所述上覆栅极部分属于所述第二功函。优选地，本发明的集成电路（IC），包括第一逻辑晶体管，所述第一逻辑晶体管具有所述第一功函的第三金属栅极并具有第三阈值电压。优选地，本发明的集成电路（IC），其中所述第一存储单元晶体管属于第一电导率类型而所述第一逻辑晶体管属于第二电导率类型。优选地，本发明的集成电路（IC），包括第二逻辑晶体管，所述第二逻辑晶体管具有所述第二功函的第四金属栅极并具有第四阈值电压。本发明的另一方面，提供一种用于制作集成电路（IC）的方法，所述方法包括：由第一金属栅极层形成只读存储器（ROM）阵列的第一存储单元晶体管的第一金属栅极，所述第一金属栅极具有第一功函，且所述第一存储单元晶体管具有第一阈值电压；由第二金属栅极层形成所述ROM阵列的第二存储单元晶体管的第二金属栅极，所述第二金属栅极具有第二功函，且所述第二存储单元晶体管具有第二阈值电压。优选地，本发明的方法，其中所述第一存储单元晶体管和所述第二存储单元晶体管都属于第一电导率类型。优选地，本发明的方法，包括在所述第二金属栅极层上形成金属填充层。优选地，本发明的方法，包括由所述第一金属栅极层形成第一逻辑晶体管的第三金属栅极，所述第三金属栅极具有第一功函，且所述第一逻辑晶体管具有第三阈值电压。优选地，本发明的方法，其中所述第一存储单元晶体管属于第一电导率类型而所述第一逻辑晶体管属于第二电导率类型。优选地，本发明的方法，包括由所述第二金属栅极层形成第二逻辑晶体管的第四金属栅极，所述第四金属栅极具有第二功函，且所述第二逻辑晶体管具有第四阈值电压。优选地，本发明的方法，包括利用相同的离子注入而形成所述第一和第二存储单元晶体管的源/漏区。优选地，本发明的方法，其中所述第一存储单元晶体管包括第一高-k栅极电介质而所述第二存储单元晶体管包括第二高-k栅极电介质。再一方面，本发明提供一种制作集成电路（IC）的方法，所述方法包括：由第一金属栅极层形成只读存储器（ROM）阵列的第一N型存储单元晶体管的第一金属栅极，所述第一金属栅极具有第一功函，且所述第一N型存储单元晶体管具有第一阈值电压；由第二金属栅极层形成所述ROM阵列的第二N型存储单元晶体管的第二金属栅极，所述第二金属栅极具有第二功函，且所述第二N型存储单元晶体管具有第二阈值电压。优选地，本发明的方法，包括由所述第一金属栅极层形成第一P型逻辑晶体管的第三金属栅极，所述第三金属栅极具有所述第一功函，且所述具有第三阈值电压。优选地，本发明的方法，包括由所述第二金属栅极层形成第二P型逻辑晶体管的第四金属栅极，所述第四金属栅极具有所述第二功函，且所述第二P型逻辑晶体管具有第四阈值电压。优选地，本发明的方法，包括在所述第二金属栅极层上形成金属填充层。附图说明图1显示了图示说明制作集成电路（IC）典型工艺方法的工艺流程图。图2A图解说明加工处理期间一部分典型IC的截面视图。图2B图解说明加工处理期间一部分典型IC的截面视图。图2C图解说明加工处理期间一部分典型IC的截面视图。图2D图解说明加工处理期间一部分典型IC的截面视图。图2E图解说明加工处理期间一部分典型IC的截面视图。图2F图解说明加工处理期间一部分典型IC的截面视图。图2G图解说明加工处理期间一部分典型IC截面视图。图3图解说明包括ROM阵列的典型IC的顶视图。具体实施方式以下描述包含在本发明公开中有关实施方式的具体信息。在本发明申请中的附图及其随附的详细描述涉及仅是示例性的实施方式。除非另有说明，这些图中的相同或相应的元件可以通过相同或对应的参考数字表示。此外，在本发明申请中的附图和插图一般不按比例放大，并不用来对应实际的相关尺寸。图1显示了图示说明制作集成电路（IC）的典型工艺方法的工艺流程图。更具体而言，图1显示了图示说明制作集成电路（IC）的工艺方法100的工艺流程图。尽管适用于制作各种所示出的IC并为了图示说明的目的在本发明公开中进行了描述，但是工艺方法100是相对于图2A、2B、2C、2D、2E、2F和2G中所示的结构进行描述的而这种IC在图3中示出。通过工艺方法100图示说明的实施方式能够在加工的晶片（wafer）上实施，这种经过加工的晶片包括，尤其是衬底（基底，基板），如硅衬底（基底，基板），衬底中用于通道区的导电阱（well）（P-型或N-型），和隔离区，如浅沟槽隔离（浅沟道隔离，STI）区。晶片（wafer）也可以称之为半导体管芯（裸片，die）或简单地称为管芯（裸片，die）。现在参照图1和图2A，工艺方法100包括在电介质部分（区段，segment）（例如，210a、210b）上方形成多晶硅部分（区段，segment）（例如，212a、212b），和在衬底（例如，206）的第一（例如，204a）和第二（例如，204b）存储单元区内的多晶硅部分之上形成罩盖部分（区段）（例如，214a、214b）（170）。结构270包括衬底206的（第一）存储单元区204a和（第二）存储单元区204b（也称之为“存储单元区204”）。结构270还包括衬底206的逻辑区204c（第一逻辑区）和逻辑区204d（第二逻辑区）（也称之为“逻辑区204”）。存储单元区204和逻辑区204也统称为衬底区204。在本发明的实施方式中，衬底206是半导体衬底，更具体而言，是硅衬底。然而，衬底206可以包括除了硅之外或代替硅的其它材料。衬底206包括隔离区208a、208b、208c、208d和208e（也称之为“隔离区208”），其可以是浅沟槽隔离（STI）区或其它类型的隔离区。隔离区208可以包括氧化硅或其它电介质材料。为了简单起见，各个隔离区208被示出为处于不只一个存储单元区204和/或逻辑区204中。然而，具体描述的隔离区208的位置并非限制性的。存储单元区204被指定用于衬底206中的存储单元晶体管形成。类似地，逻辑区204被指定用于衬底206中的逻辑晶体管形成。然而，在各个实施方式中，衬底区204的任何组合都能够被指定用于存储单元晶体管形成或逻辑晶体管形成。例如，所有衬底区204都可以被指定用于存储单元晶体管形成，或所有衬底区204可以被指定用于逻辑晶体管形成。此外，本发明公开的各个方面并不仅限于存储单元晶体管形成和逻辑晶体管形成。衬底区204分别包括电介质部分（区段，segment）210a，210b，210c和210d（也称之为“电介质部分（区段）210”），多晶硅部分（区段）212a，212b、212c和212d（也称之为“多晶硅部分（区段）212”）和罩盖部分（罩盖区段，capsegment）214a、214b、214c、和214d（也称之为“罩盖部分（区段）214”）。结构270对应于在衬底区204中的在电介质部分210之上形成多晶硅部分212并在多晶硅部分212之上形成罩盖部分214之后的典型实施方式。在存储单元区204a和204b中，多晶硅部分212分别形成于电介质部分210之上而罩盖部分214分别形成于多晶硅部分212之上。类似地，在逻辑区204c和204d中，多晶硅部分212分别形成于电介质部分210之上而罩盖部分214分别形成于多晶硅部分212之上。这种电介质部分210包括高-k电介质材料。电介质部分210的合适材料包括，作为具体实例，二氧化铪（HfO2）、二氧化锆（ZrO2）、二氧化铬（CrO2）等。然而，在一些实施方式中，电介质部分210包括氧化硅，氮化硅，和/或代替或除了高-k电介质材料之外的其它类型的电介质材料。尽管在一些实施方式中，电介质部分210包括基本类似的材料，在其它实施方式中，电介质部分210包括相对于彼此不同的材料。类似地，多晶硅部分212和罩盖部分214可以具有相对于彼此不同的材料。在一个实施方式中，形成电介质部分210、多晶硅部分212和罩盖部分214包括在衬底206上按序形成电介质层、多晶硅层和罩盖层。电介质层和罩盖层可以分别通过利用物理气相沉积（PVD）、化学气相沉积（CVD）或其它沉积技术将电介质材料沉积于衬底206之上而形成。多晶硅层可以通过利用PVD、CVD或另外的沉积技术将多晶硅层沉积于衬底206之上而形成。因此，电介质层、多晶硅层和罩盖层能够进行图案化而形成电介质部分210、多晶硅部分212和罩盖部分214。图案化，其可以包括掩模处理（marking）和蚀刻，可以暴露衬底206的顶表面202。由随后的附图将会变得显而易见，对于待形成于衬底区204中的存储单元晶体管和逻辑晶体管，这种图案化也能够限定栅极长度223a、223b、223c和223d。在本发明的实施方式中，栅极长度223a、223b、223c和223d小于或等于约20nm。现在参照图1和图2B，工艺方法100包括在第一（例如，204a）和第二（例如，204b）存储单元区形成源（例如，220a、220b）、漏（例如，220a、220b）、间隔（例如，216a、216b）和硅化物部分（例如，218a、218b）（172）。如图2B所示，结构272包括间隔（隔离物，spacer）216a、216b、216c和216d（也称之为“间隔（隔离物）216”），硅化物部分218a、218b、218c和218d（也称之为“硅化物部分218”），而源/漏区220a、220b、220c和220d（也称之为“源/漏220”）。结构272对应于在衬底区204中形成源/漏220、间隔216和硅化物部分218之后的典型实施方式。间隔216毗邻和分别围绕电介质部分210、多晶硅部分212和罩盖部分214形成。间隔216可以包括氧化硅和/或其它电介质材料。间隔216能够通过在结构270的衬底206和罩盖部分214之上共形地（confbrmally）沉积电介质材料层而形成。沉积可以采用CVD和另外类型的沉积并适当实施电介质材料的回蚀（深蚀刻，etch-back）而完成。源/漏区220形成于毗邻和分别在电介质部分210之下的衬底206上。源/漏区220能够通过将掺杂剂注入衬底206并实施注入退火以使掺杂剂在衬底206内扩散而形成。每个源/漏区220能够利用相同或不同的掺杂剂类型和/或浓度形成。例如，源/漏区220的任何组合能够是P-型或N-型。在所示的实施方式中，源/漏区220a和220b属于第一电导率类型，或N-型，而源/漏区220c和220d属于第二电导率类型，或P-型。在一些实施方式中，源/漏区220a和220b可以利用相同的离子注入和退火形成并可以具有基本相同的掺杂分布。类似地，源/漏区220c和220d可以利用相同的离子注入和退火形成并可以具有基本相同的掺杂分布。硅化物部分218分别形成于源/漏区220上而分别毗邻于电介质部分210。硅化物部分218能够包括金属硅化物，如硅化铜、硅化镍、硅化镍-铂或硅化钴。在本发明的实施方式中，罩盖部分214能够在形成硅化物部分218期间防止多晶硅部分212发生硅化。现在参照图1和图2C，工艺方法100包括在间隔（例如，216a、216b）之间形成电介质中间层（例如，222）并从第一（例如，204a）和第二（例如，204b）存储单元区除去罩盖部分（例如，214a、214b）和多晶硅部分（例如，212a、212b）（174）。在图2C中，结构274对应于在间隔216之间形成电介质中间层222并从衬底区204去除罩盖部分214和多晶硅部分212之后的典型实施方式。如图2C所示，电介质中间层222形成于间隔216上而将其包围。电介质中间层222包括电介质材料，而在本发明的实施方式中，是一种氮化物。在其它实施方式中，电介质中间层222能够包括氧化物或其它电介质材料。电介质中间层222能够通过将电介质材料沉积于结构272的衬底206和罩盖部分214之上而形成。这种沉积操作能够利用PVD、CVD、或另外的沉积技术。沉积的电介质材料随后能够利用化学机械平坦化（CMP）或另外的平坦化技术进行平坦化。在形成电介质中间层222之后，能够除去罩盖部分214，例如利用选择性蚀刻，如氧化物选择性蚀刻，或另外类型的蚀刻而暴露多晶硅部分212。利用选择性蚀刻，能够除去罩盖部分214而不会除去电介质中间层222（例如，其中电介质中间层222是氮化物而罩盖部分214是氧化物之处）。多晶硅部分212也能够，例如利用选择性蚀刻、或另外类型的蚀刻除去而暴露电介质部分210。选择性蚀刻可以除去多晶硅部分212而不会去除电介质部分210。这在其中需要具有控制厚度的电介质部分210的实施方式中可能是很有用的。一个这样的实施方式是其中电介质部分210随后被包括于衬底区204中的存储单元和/或逻辑晶体管的栅极电介质中的情况。例如，在本发明的实施方式中，电介质部分210保留于衬底区204中并用作在衬底区204中待形成的存储单元和逻辑晶体管的栅极电介质。然而，在其它实施方式中可以去除至少一个电介质部分210，这可以包括利用选择性蚀刻。随后，可以可选地沉积一种或多种其它电介质材料并用于在衬底区204中待形成的存储单元和/或逻辑晶体管的栅极电介质。现在参照图1和图2D，工艺方法100包括在第一（例如，204a）和第二（例如，204b）存储单元区中形成第一金属栅极层（例如，224）（176）。在图2D中，结构276对应于在衬底区204中形成金属栅极层224之后的典型实施方式。在本发明的实施方式中，金属栅极层224包括用于高-k金属栅极晶体管，如N型高-k金属栅极晶体管的栅极的金属。用于N型高-k金属栅极晶体管的合适材料包括，作为具体实例，钽（Ta）、氮化钽（TaN）、氮化钛（TiN）、或其它金属或金属堆叠（堆栈，stack）。在其它实施方式中，金属栅极层224包括用于P型高-k金属栅极晶体管、或包括非高-k金属栅极晶体管的其它类型的晶体管的栅极的金属。金属栅极层224能够通过在结构274的电介质部分210之上沉积金属层而形成。沉积操作能够利用PVD、CVD或另外的沉积技术。现在参照图1和图2E，工艺方法100包括，由第一金属栅极层（例如，224），形成第一存储单元晶体管（例如，234a）的第一金属栅极（例如，224a），第一功函的第一金属栅极（例如，f1），该第一存储单元晶体管具有第一阈值电压（例如，Vt1）（178）。在图2E中，结构278对应于由金属栅极层224形成图2G中的存储单元晶体管234a的金属栅极224a之后的典型实施方式。金属栅极224a具有功函f1而存储单元晶体管234a具有阈值电压Vt1。而且，本发明的实施方式包括，由金属栅极层224可选地形成图2G中的逻辑晶体管234c的金属栅极224b。金属栅极224b具有功函f1而逻辑晶体管234c具有阈值电压Vt3。存储单元晶体管234a属于第一电导率类型而逻辑晶体管234c属于第二电导率类型。因此，金属栅极224a和224b都能够由金属栅极层224形成，同时逻辑晶体管234c具有阈值电压Vt3，这不同于存储单元晶体管234a的阈值电压Vt1。金属栅极224a和224b能够通过掩模（处理）和蚀刻金属栅极层224而形成。掩模226，如图2E所示，形成于图2D中的结构276之上而金属栅极层224经蚀刻而形成金属栅极224a和224b。掩模226覆盖至少一部分在电介质部分210a和210c之上的金属栅极层224并暴露出电介质部分210b和210d之上的金属栅极层224。因此，在电介质部分210b和210d之上的金属栅极层224的暴露部分在蚀刻期间被除去。作为一个实例，金属栅极224a和224b可以为约10nm至约30nm厚。现在参照图1和图2F，工艺方法100包括形成第二金属栅极层（例如，228）和在第一（例如，204a）和第二（例如，204b）存储单元区（180）内的第二栅极层之上的可选金属填充层（例如，230）。在图2F中，结构280对应于形成金属栅极层228并形成衬底区204中的金属栅极层228之上的金属填充层230之后的实施方式。在一些实施方式中，金属栅极层228包括用于高-k金属栅极晶体管，如P型高-k金属栅极晶体管的栅极的金属。P型高-k金属栅极晶体管的合适材料包括，作为具体实例，钼（Mo）、钌（Ru）、碳氮化钽（碳化氮化钽，TaCN）、或其它金属或金属堆叠（堆栈）。在其它实施方式中，金属栅极层228包括用于N型高-k金属栅极晶体管、或包括非高-k金属栅极晶体管的其它类型的晶体管的栅极的金属。金属栅极层228能够通过在图2E的电介质部分210之上沉积金属层而形成。金属层能够利用PVD、CVD或另外的沉积技术进行沉积。在所示的实施方式中，金属填充层230形成于金属栅极层228之上。金属填充层230能够包括电阻率低于金属栅极层224和228的金属。因此，金属填充层230能够用于提供对于待形成于衬底区204中的存储单元和逻辑晶体管的低电阻接触。金属填充层230的金属的实例包括铝和铜。金属填充层230能够通过在金属栅极层228之上沉积金属层而形成。现在参照图1和图2G，工艺方法100包括由第二金属栅极层（例如，228）形成第二存储单元晶体管（例如，234b）的第二金属栅极（例如，228b），第二功函（例如，f2）的第二金属栅极，该第二存储单元晶体管具有第二阈值电压（例如，Vt2）（182）。在图2G中，结构282对应于由金属栅极层228形成存储单元晶体管234b的金属栅极228b之后的典型实施方式。金属栅极228b具有功函f2而存储单元晶体管234b具有阈值电压Vt2。本发明的实施方式包括由金属栅极层228可选地形成逻辑晶体管234d的金属栅极228d。该金属栅极228d具有功函f2而逻辑晶体管234d具有阈值电压Vt4。该存储单元晶体管234b属于第一电导率类型而逻辑晶体管234d属于第二电导率类型。因此，金属栅极228b和228d都能够由金属栅极228形成而同时逻辑晶体管234d具有阈值电压Vt4，这不同于存储单元晶体管234b的阈值电压Vt2。金属栅极228b和228d能够由金属栅极层228通过在图2F中的结构280上实施CMP或另外类型的平坦化而形成。作为一个实例，金属栅极228b和228d能够为约10nm至约30nm厚。能够实施另外的加工处理而提供图2G中的存储单元晶体管234a和234b和逻辑晶体管234c和234d（也统称为“晶体管234”）。这可以包括形成用于晶体管234的接触件。存储单元晶体管234a包括功函f1的金属栅极224a并具有阈值电压Vt1。这种存储单元晶体管234a还可选地包括由金属栅极层228形成并位于金属栅极224a之上的上覆栅极部分（overlyinggatesegment）228a（包括栅极金属）。作为一个实例，这种上覆栅极部分228a能够为约10nm至约30nm厚。另外，这种存储单元晶体管234a可选地包括由金属填充层230形成的金属填充230a。存储单元晶体管234b包括功函f2的金属栅极228b并具有阈值电压Vt2。存储单元晶体管234b还可选地包括由金属填充层230形成的金属填充230b。通过利用具有不同功函f1和f2的金属栅极224a和228b，存储单元晶体管234a和234b能够有效地制作而成，而同时具有不同的阈值电压Vt1和Vt2。在本发明的实施方式中，金属栅极层224包括用于N型高-k金属栅极晶体管的栅极的金属，而金属栅极层228包括用于P型高-k金属栅极晶体管的栅极的金属。这导致阈值电压Vt2大于阈值电压Vt1。逻辑晶体管234c包括功函f1的金属栅极224b并具有阈值电压Vt3。逻辑晶体管234c还可选地包括由金属栅极层228形成并位于金属栅极224b之上的上覆栅极部分228c（包括栅极金属）。作为一个实例，上覆栅极部分228c能够为约10nm至约30nm厚。另外，逻辑晶体管234c可选地包括由金属填充层230形成的金属填充230c。逻辑晶体管234d包括功函f2的金属栅极228d并具有阈值电压Vt4。逻辑晶体管234d还可选地包括由金属填充层230形成的金属填充230d。通过利用具有不同功函f1和f2的金属栅极224b和228d，逻辑晶体管234c和234d能够有效地制作而成，而同时具有不同的阈值电压Vt3和Vt4。正如上所述，金属栅极层224包括用于N型高-k金属栅极晶体管的栅极的金属，而金属栅极层228包括用于P型高-k金属栅极晶体管的栅极的金属。这导致阈值电压Vt4大于阈值电压Vt3。存储单元晶体管234a和234b还分别包括电介质部分210a和210b，其为栅极电介质，而在本发明的实施方式中，是高-k栅极电介质。类似地，逻辑晶体管234c和234d分别包括电介质部分210c和210d，其为栅极电介质，而在本发明的实施方式中，是高-k栅极电介质。正如先前所提及的，电介质部分210能够由相同的电介质层形成而使之在厚度和组成上基本类似。在所示的实施方式中，存储单元晶体管234a和234b属于第一电导率类型而逻辑晶体管234c和234d属于第二电导率类型。作为一个实例，存储单元晶体管234a和234b是分别包括其为P型的通道区235a和通道区235b和其为N型的源/漏区220的N型存储单元晶体管。逻辑晶体管234c和234d是分别包括其为N型的通道区235c和通道区235d和其为P型的源/漏区220的P型逻辑晶体管。然而，在一些实施方式中，存储单元晶体管234a和234b是P-型晶体管，而逻辑晶体管234c和234d是N型晶体管。同样，根据一些实施方式，四个不同的晶体管234能够利用仅仅两个金属栅极层224和228制成，而每一个晶体管234都具有不同的阈值电压Vt1、Vt2、Vt3和Vt4。尽管图2A、2B、2C、2D、2E、2F和2G证实了四个不同的晶体管234的形成，但在各个实施方式中可以制成的任何组合和数目的晶体管234。例如，在一些实施方式中，仅制成存储单元晶体管234a和234b以及逻辑晶体管234d。图3图解说明包括ROM阵列的典型IC的顶视图。更具体而言，图3图解说明了包括ROM阵列336的IC300。ROM阵列336包括存储单元晶体管340，其中存储单元晶体管340a、340b和340c都各自作了标记。IC300还包括逻辑晶体管，其中逻辑晶体管342a、342b、342d、342e、342f和342g如所示出的。IC300能够通过利用以上所描述的工艺方法100制作而成。在各个实施方式中，图2G的晶体管234能够对应于存储单元晶体管340和逻辑晶体管342a、342b、342d、342e、342f和342g，或者其它未专门示出的晶体管中的任何晶体管。然而，在本发明的实施方式中，图2G中的存储单元晶体管234a和234b对应于存储单元晶体管340的任意组合。由于存储单元晶体管234a和234b具有不同的阈值电压Vt1和Vt2，则存储单元晶体管234a和234b能够对应于ROM阵列336中不同的逻辑状态。更具体而言，一些存储单元晶体管340基本上类似于存储单元晶体管234a而使其具有对应于第一逻辑状态的阈值电压Vt1。其它存储单元晶体管340基本上类似于存储单元晶体管234b而使之具有对应于第二逻辑状态的阈值电压Vt2。IC300被构造为基于阈值电压Vt1和Vt2传感第一和第二逻辑状态。在一些实施方式中，阈值电压Vt1和Vt2至少有约100mV的差值。在一些实施方式中，阈值电压Vt1和Vt2有约200mV至约400mV的差值。因此，根据一些实施方式，ROM阵列336能够利用包括具有不同功函f1和f2的金属栅极224a和228b的存储单元晶体管234a和234b进行编程。在如此实施中，除了其它优点之外，ROM阵列336能够具有难以逆转设计的高度安全的编程。更具体而言，存储单元晶体管234a和234b之间的物理差异不可能太显而易见。因此，利用视觉检查或其它的无创性手段可能很难逆转ROM阵列336的设计编程。另外，在一些实施方式中，ROM阵列336能够采用通过改变掩模226这种低级掩模的不同编程就易于而廉价地制作而成。例如，存储单元晶体管234a和存储单元晶体管234b能够具有源/漏区220而通道区235a和235b功能上是可以互变的（例如，由于采用相同的离子注入和退火形成）。类似地，电介质部分210，起到了栅极电介质作用，能够在功能上是互变（例如由于是由相同的电介质层制作而成）。因此，图2G中的存储单元晶体管234a通过简单地改变掩模226而使得上覆栅极部分228a形成存储单元晶体管234a的金属栅极而制成时，能够具有阈值电压Vt2。类似地，图2G中的存储单元晶体管234b通过简单地改变掩模226而使上覆栅极部分228c形成存储单元晶体管234a的金属栅极而制成时，能够具有阈值电压Vt1。根据以上的描述，很明显，能够使用各种技术用于实施本发明申请中描述的概念（构思），而不会偏离这些概念的范围。而且，尽管具体参照某些实施方式进行了这些概念（构思）的描述，但是本技术领域的普通技术人员会认识到，在形式和细节上能够作出各种变化而不会偏离这些概念的范围。因此，所描述的实施方式在所有方面被认为是说明性的，而不是限制性的。还应该理解的是，本申请并不限于以上所描述的具体实施方式，相反许多重新布置、修改和替换都是可能的，而不会偏离本发明公开内容的范围。