专利名称：一种上下堆叠的片上系统芯片的制作方法
技术领域：
本发明涉及芯片堆叠技术领域，尤其涉及一种上下堆叠的片上系统芯片的制作方法。
背景技术：
传统数模混合片上系统芯片，如图2所示，芯片上通常包含片上时钟模块、中央处理器、图形处理器、嵌入式非易失性存储器、静态数据存储器SRAM，模拟外设、电源管理模块、中断管理模块、对外输入输出管脚、标准系统总线。片上时钟模块、中央处理器、图形处理器、嵌入式非易失性存储器、静态数据存储器SRAM，模拟外设、电源管理模块、中断管理模块、对外输入输出管脚均与标准系统总线连接。其中，数字逻辑单元面积可以随着工艺节点缩小而减小，但由于性能的要求模拟及输入输出单元不能随着工艺节点缩小而减小，这样的片上系统芯片如果用一种工艺尺寸制造，例如用大尺寸工艺节点，如130纳米及以上的·工艺，每颗芯片的面积就会很大，这样每个晶片可以切出的芯片量就相对较少，从而每颗芯片的成本就不会达到最低。反之，如果用小尺寸工艺节点，如90纳米及以下的工艺。虽然，每颗芯片的面积可以较之前芯片的面积小很多，但由于模拟电路和输入输出电路面积并没有按比例缩小，所以在价格昂贵的先进工艺尺寸上制造出来的每颗芯片的成本还是达不到最优化。
发明内容
本发明克服了传统片上系统芯片中数模电路的面积因为不能同时随着工艺节点缩小而减小，导致每颗芯片的成本不能最优化的缺陷，提出了一种上下堆叠的片上系统芯片的制作方法。本发明基于芯片堆叠技术，把原本实现在同一颗芯片上的片上系统中的数字逻辑单元和模拟电路分开，把面积能够随着工艺尺寸不断缩小而等比例缩小的单元实现在先进的小尺寸工艺芯片上，把面积不能随着工艺尺寸不断缩小而等比例缩小的电路实现在折旧完毕且价格低廉的大尺寸工艺芯片上，从而使数模混合片上系统芯片的成本达到最优化。本发明提出了一种上下堆叠的片上系统芯片的制作方法，其特征在于，包括步骤一将面积能随制造工艺尺寸缩小而减小的电路单元实现在第一芯片上，与设置在所述第一芯片上的第一片上系统微控制器标准系统总线连接；步骤二 将面积不能随制造工艺尺寸缩小而减小的电路单元实现在第二芯片上，与设置在所述第二芯片上的第二片上系统微控制器标准系统总线连接；步骤三通过将所述第一芯片的第一片上系统微控制器标准系统总线与第二芯片的第二片上系统微控制器标准系统总线作为互连管脚进行上下连接，得到片上系统芯片。其中，所述面积能随制造工艺尺寸缩小而减小的电路单元包括静态数据存储器、嵌入式非易失性存储器、中央处理器、图形处理器、不与片上系统芯片对外输入输出管脚连接的数字外设模块。
其中，所述面积不能随制造工艺尺寸缩小而减小的电路单元包括模拟外设、电源管理模块、片上时钟模块、片上系统芯片对外输入输出管脚、与所述片上系统芯片对外输入输出管脚连接的数字外设模块、中断管理模块。其中，所述第一片上系统微控制器标准系统总线与第二片上系统微控制器标准系统总线是基于不同微控制器内核的微控制器标准系统总线，包括基于ARM内核的AMBA微控制器标准系统总线、基于8051内核的微控制器标准系统总线、基于MIPS内核的OCP微控制器标准系统总线。其中，所述步骤三中，所述互连管脚采用弓I线接合互连线或硅通孔连接互连线进行上下连接。其中，进一步包括所述片上系统芯片由三个或三个以上的芯片上下堆叠连接；所述三个或三个以上的芯片通过片上系统微控制器标准系统总线作为互连管脚上下连接。
本发明的第一芯片上的所有模块可以随着工艺尺寸缩小而减小，从而整个第一芯片面积也会变小，每个晶片上切割的芯片数量也随之增多，使第一芯片的成本达到最优化。本发明的第二芯片上的模块由于系统性能的需求，不能随着工艺尺寸缩小而减小，所以选用折旧完毕的价格低廉的大工艺来制造，可以节省光罩制作的花费，从而使第二芯片的成本达到最优化。本发明用片上系统标准系统总线作为管脚上下互连可以减小上下互连管脚的数目。多颗芯片堆叠连接时，接口管脚数越多，这样导致每个芯片的面积增加。同时，接口互连管脚数增多也使多个芯片之间互连线(包括引线接合互连线与硅通孔连接互连线等)增多，封装开销变大。本发明提出的上下堆叠的片上系统芯片的制作方法，对减少接口数尤为突出。因为，片上系统微控制器标准系统总线上的信号数目是固定的，这样不管芯片上外设怎么扩展功能怎么复杂化，第一芯片与第二芯片之间互连的接口数是固定不变的。
图I为本发明上下堆叠的片上系统芯片制作方法的流程图。图2为传统片上系统芯片架构图。图3为本发明上下堆叠的片上系统芯片的示意图。图4为本发明上下堆叠的片上系统芯片的示意图。
具体实施例方式下面结合附图和实施例对本发明的具体实施方式
做进一步详细的说明，但不应以此限制本发明的保护范围。如图1-4所示，I-第一芯片，11-静态数据存储器、12-嵌入式非易失性存储器、13-中央处理器、14-图形处理器、15-不与片上系统芯片对外输入输出管脚连接的数字外设模块、16-第一芯片上微控制器标准系统总线、2-第二芯片、21-模拟外设、22-电源管理模块、23-片上时钟模块、24-片上系统芯片对外输入输出管脚、25-与片上系统芯片对外输入输出管脚连接的数字外设模块、26-中断管理模块、27-第二芯片上微控制器标准系统总线。本发明的一种上下堆叠的片上系统芯片的制作方法，如图I所示，包括步骤一将面积能随制造工艺尺寸缩小而减小的电路单元实现在第一芯片I上，与设置在第一芯片I上的第一片上系统微控制器标准系统总线16连接。其中，面积能随制造工艺尺寸缩小而减小的电路单元包括静态数据存储器11、嵌入式非易失性存储器12、中央处理器13、图形处理器14、不与片上系统芯片对外输入输出管脚连接的数字外设模块
I C坐坐丄 O -Tj- O步骤二 将面积不能随制造工艺尺寸缩小而减小的电路单元实现在第二芯片2上，与设置在第二芯片2上的第二片上系统微控制器标准系统总线27连接。其中，面积不能随制造工艺尺寸缩小而减小的电路单元包括模拟外设21、电源管理模块22、片上时钟模块23、片上系统芯片对外输入输出管脚24、与片上系统芯片对外输入输出管脚24连接的数字外设模块25、中断管理模块26等等。步骤三通过将第一芯片I的第一片上系统微控制器标准系统总线16与第二芯片2的第二片上系统微控制器标准系统总线27作为互连管脚进行上下连接，得到片上系统芯片。其中，第一片上系统微控制器标准系统总线16与第二片上系统微控制器标准系统总线 27是基于不同微控制器内核的微控制器标准系统总线，包括基于ARM内核的AMBA微控制器标准系统总线、基于8051内核的微控制器标准系统总线、基于MIPS内核的OCP微控制器标准系统总线等等。互连管脚采用弓I线接合互连线或硅通孔连接互连线进行上下连接。本发明中，进一步包括片上系统芯片由三个或三个以上的芯片上下堆叠连接；三个或三个以上的芯片通过片上系统微控制器标准系统总线作为互连管脚上下连接。实施例I :如图3所示，把面积能随制造工艺尺寸缩小而减小的电路单元，包括中央处理器13、图形处理器14、静态数据存储器11、嵌入式非易失性存储器12以及不与片上系统芯片对外输入输出管脚连接的数字外设模块15,通过小工艺制造(例如,90nm及以下的小工艺)将以上各电路单元实现在第一芯片I上。以上各单元均与第一芯片I的第一片上系统微控制器标准系统总线16连接。然后将面积不能随制造工艺尺寸缩小而减小的电路单元，包括模拟外设21、电源管理模块22、片上时钟模块23、中断管理模块26、与输入输出管脚连接的数字外设模块25、对外输入输出管脚24，通过大工艺尺寸制造将以上单元实现在第二芯片2上。以上各单元均与第二芯片2的第二片上系统微控制器标准系统总线27连接。第一芯片I与第二芯片2上下叠加，第一芯片(I)上第一片上系统微控制器标准系统总线16与第二芯片(2)上的第二片上系统微控制器标准系统总线27作为互连管脚，通过引线接合互连线或者硅通孔连接互连线将第一芯片(I)上片上系统微控制器标准系统总线16与第二芯片(2)上第二片上系统微控制器标准系统总线27连接，从而得到了上下堆叠的片上系统芯片。实施例2:若当在90nm及以下的某些小尺寸工艺上，不能提供嵌入式非易失性存储器12时，将嵌入式非易失性存储器12设置在第二芯片上。如图4所示，把面积能随制造工艺尺寸缩小而减小的电路单元，包括中央处理器13、图形处理器14、静态数据存储器11以及不与片上系统芯片对外输入输出管脚连接的数字外设模块15，通过小工艺将以上各单元实现在第一芯片I上。以上各单元均与第一芯片(I)上的第一片上系统微控制器标准系统总线16连接。然后将面积不能随制造工艺尺寸缩小而减小的电路单元，包括模拟外设21、电源管理模块22、片上时钟模块23、中断管理模块26、与片上系统芯片对外输入输出管脚连接的数字外设模块25、片上系统芯片对外输入输出管脚24，以及嵌入式非易失性存储器12通过大工艺将以上单元实现在第二芯片(2)上。以上各单元均与第二芯片(2)上的第二片上系统微控制器标准系统总线27连接。第一芯片I与第二芯片2上下叠加，第一芯片(I)上的第一片上系统微控制器标准系统总线16与第二芯片(2)上的第二片上系统微控制器标准系统总线27作为互连管脚，通过引线接合互连线或者硅通孔连接互连线将第一片上系统微控制器标准系统总线16与第二微控制器标准系统总线27连接，从而得到了上下堆叠的片上系统芯片。
以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围。任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种变动与润饰，本发明保护范围应以权利要求书所界定的保护范围为准。
权利要求
1.一种上下堆叠的片上系统芯片的制作方法，其特征在于，包括 步骤一将面积能随制造工艺尺寸缩小而减小的电路单元实现在第一芯片(I)上，与设置在所述第一芯片(I)上的第一片上系统微控制器标准系统总线(16)连接； 步骤二 将面积不能随制造工艺尺寸缩小而减小的电路单元实现在第二芯片(2)上，与设置在所述第二芯片(2)上的第二片上系统微控制器标准系统总线(27)连接； 步骤三通过将所述第一芯片(I)的第一片上系统微控制器标准系统总线(16)与第二芯片(2)的第二片上系统微控制器标准系统总线(27)作为互连管脚进行上下连接，得到片上系统芯片。
2.如权利要求I所述上下堆叠的片上系统芯片的制作方法，其特征在于，所述面积能随制造工艺尺寸缩小而减小的电路单元包括静态数据存储器(11)、嵌入式非易失性存储器(12)、中央处理器(13)、图形处理器(14)、不与所述片上系统芯片对外输入输出管脚连接的数字外设模块(15)。
3.如权利要求I所述上下堆叠的片上系统芯片的制作方法，其特征在于，所述面积不能随制造工艺尺寸缩小而减小的电路单元包括模拟外设(21)、电源管理模块(22)、片上时钟模块(23)、片上系统芯片对外输入输出管脚(24)、与所述片上系统芯片对外输入输出管脚(24)连接的数字外设模块(25)、中断管理模块(26)。
4.如权利要求I所述上下堆叠的片上系统芯片的制作方法，其特征在于，所述第一片上系统微控制器标准系统总线(16)与第二片上系统微控制器标准系统总线(27)是基于不同微控制器内核的微控制器标准系统总线，包括基于ARM内核的AMBA微控制器标准系统总线、基于8051内核的微控制器标准系统总线、基于MIPS内核的OCP微控制器标准系统总线。
5.如权利要求I所述上下堆叠的片上系统芯片的制作方法，其特征在于，所述步骤三中，所述互连管脚采用弓I线接合互连线或硅通孔连接互连线进行上下连接。
6.如权利要求I所述上下堆叠的片上系统芯片的制作方法，其特征在于，进一步包括所述片上系统芯片由三个或三个以上的芯片上下堆叠连接；所述三个或三个以上的芯片通过片上系统微控制器标准系统总线作为互连管脚上下连接。
全文摘要
本发明公开了一种上下堆叠的片上系统芯片的制作方法，包括将面积能随制造工艺尺寸缩小而减小的电路单元实现在第一芯片上与第一片上系统微控制器标准系统总线连接；将面积不能随制造工艺尺寸缩小而减小的电路单元实现在第二芯片上与第二片上系统微控制器标准系统总线连接；通过将第一片上系统微控制器标准系统总线与第二片上系统微控制器标准系统总线作为互连管脚进行上下连接得到片上系统芯片。本发明基于芯片堆叠技术，将片上系统内不同的电路单元实现在不同工艺的芯片上，从而使数模混合片上系统芯片的成本达到最优化。
文档编号H01L21/98GK102891114SQ201210410099
公开日2013年1月23日 申请日期2012年10月24日 优先权日2012年10月24日
发明者景蔚亮, 陈邦明, 亢勇 申请人:上海新储集成电路有限公司