Goi_tddb测试电路结构的制作方法
【专利摘要】本发明公开了一种GOI_TDDB测试电路结构，包括：衬底；多个栅氧层，形成于所述衬底上，所述栅氧层相互平行且呈指状分布；多晶硅层，沉积于所述栅氧层上，所述多晶硅层相互平行且呈指状分布；源极区和漏极区，分别位于最外侧栅氧层远离其他栅氧层的外侧衬底；STI，形成于所述衬底中，位于各个栅氧层之间以及位于栅氧层、源极区和漏极区的外侧。本发明由于采用了相互平行且呈指状分布的栅氧层和多晶硅层，在相邻栅氧层之间增加了STI，并且采用了宽度大于等于1.3um的源极区和漏极区，进而当导电沟道宽度低于65nm时可有效的保护GOI_TDDB测试电路结构中的栅氧层的形貌，进而使得GOI_TDDB测试的结果准确可靠。
【专利说明】GOI_TDDB测试电路结构
【技术领域】
[0001]本发明涉及半导体测试领域，特别涉及一种针对半导体的G0I_TDDB (Gate OxideIntegrity_Time Dependent Dielectric Breakdown,栅氧完整性 _ 经时击穿)的测试电路结构。
【背景技术】
[0002]半导体的G0I_TDDB (Gate Oxide Integrity_Time Dependent DielectricBreakdown，栅氧完整性_经时击穿)测试是半导体测试中的一项非常重要的测试项目。它可以用来预测半导体器件的使用寿命。
[0003]MOS (Metal Oxide Semiconductor,金属氧化物半导体)器件的栅极结构由衬底上形成的栅氧层以及沉积于栅氧层上的多晶硅层组成，其中衬底材料如硅衬底，栅氧层的材料为二氧化硅。栅氧层的漏电流与栅氧层质量关系极大，漏点增加到一定程度即构成击穿。随着超大规模集成电路器件尺寸等比例缩小，芯片面积不断增大，相应地栅氧层的总面积也增大，存在缺陷的概率将增加，同时栅氧层的厚度随着集成电路器件尺寸的缩小也在不断的减小，但是加载到栅极的电压并未随着集成电路器件尺寸等比例缩小而同比例的减小，这便导致栅氧层中电场强度的增加，所以栅氧层击穿在MOS器件的各种失效现象中最为常见。所以，栅氧层的完整性和抗击穿能力将直接影响到MOS器件的使用寿命。
[0004]在栅极上加恒定的电压，使器件处于积累状态，这就是一般所说的TDDB。经过一段时间后，栅氧层就会被击穿，在栅极上施加恒定电压开始到栅氧层被击穿结束的这段期间所经历的时间就是在该条件下的栅氧层寿命。
[0005]如图1a所示，为现有的一种G0I_TDDB测试电路结构的俯视图，图1b为图1a中沿X轴的切面结构。该G0I_TDDB测试电路结构包括衬底1、栅氧层2、多晶硅层3、虚置((111_7)多晶娃层5以及STI (Shallow Trench Isolation,浅沟道隔离)6。其中，栅氧层2形成于衬底I的表面，多晶硅层3沉积于所述栅氧层2上；在栅氧层2和多晶硅层3两侧的衬底I分别形成源极区41和漏极区42 ;在源极区41和漏极区42的外侧的衬底I中形成有STI 6，并且与源极区41和漏极区42相隔的STI 6的外侧的衬底I上形成有多个虚置多晶硅层5，多个虚置多晶硅层5之间的衬底I中也形成有STI 6 ;在栅氧层2、多晶硅层3、源极区41、漏极区42以及虚置多晶硅层5共同组成的结构外侧的衬底I表面为衬底表面区11，衬底表面区11与虚置多晶硅层5以下的衬底I之间也由STI 6隔离。该G0I_TDDB测试电路结构中，由栅氧层2和多晶硅层3构成了栅极结构，由衬底I上形成的栅氧层2和多晶硅层3以及栅氧层2和多晶硅层3两侧的源极区41和漏极区42共同构成了 MOS结构。在多晶硅层3上形成有接触孔(contact)7并通过接触孔7连接金属线层8以引出栅极端子(Gate)，由源极区41和漏极区42分别通过其上形成的接触孔以及金属线层(图中未示出)引出源极端子(Source)和漏极端子(Drain)、由衬底表面区11通过其上形成的接触孔以及金属线层(图中未示出)引出衬底端子(Substrate)。测试时对栅极端子、源极端子、漏极端子和衬底端子分别接入相应的测试电压，如源极端子、漏极端子和衬底端子均接地进而使得源极区41、漏极区42和衬底I接地，对栅极端子施加栅压，便可进行GOI_TDDB的测试。
[0006]该现有的G0I_TDDB测试电路结构中，引入了多个虚置多晶硅层5。这是因为现有的G0I_TDDB测试电路结构中，由栅氧层2、多晶硅层3以及栅氧层2和多晶硅层3两侧的源极区41和漏极区42共同构成的MOS结构和该MOS结构周围的衬底表面区11之间具有较大范围的区域，如果不在该区域制备多个虚置多晶硅层5，则需要在源极区41和漏极区42外侧的衬底表面区11之间的较大范围的整个区域制备STI 6，这样就涉及到对一个较大范围的区域进行刻蚀和沉积的工艺过程以形成STI 6。而对于刻蚀过程来说，在一个较大区域进行刻蚀会使得刻蚀区域的平整度下降，进而使得所形成的STI 6的质量下降，这最终将影响G0I_TDDB的测试。而引入多个虚置多晶硅层5，便将源极区41和漏极区42外侧的衬底表面区11之间的较大范围的区域划分为若干个较小的区域以进行刻蚀工艺，这样所形成的STI 6的质量便可得到提升，最终会使得G0I_TDDB的测试更加有效。
[0007]该现有的G0I_TDDB测试电路结构中，由栅氧层2、多晶硅层3以及栅氧层2和多晶硅层3两侧的源极区41和漏极区42共同构成的MOS结构会受到外围应力影响。该外围应力影响主要来源于源极区41和漏极区42外侧的STI 6对MOS结构的挤压作用(如图la、图1b中的箭头所示)，该挤压作用会直接影响到被测试的栅氧层2的形貌。当导电沟道宽度(关键尺寸)下降至65nm以下时，该源极区41和漏极区42外侧的STI 6对MOS结构的挤压作用便不可忽视，它会挤压其中的栅氧层2进而使得栅氧层2的缺陷增加，进而降低栅氧层2的性能，从而破坏G0I_TDDB测试结果，使得G0I_TDDB测试结果无法反应真实的器件性倉泛。
【发明内容】
[0008]有鉴于此，本发明提供一种新型的G0I_TDDB测试电路结构，以消除源极区和漏极区外侧的STI对G0I_TDDB测试电路中的栅氧层的挤压作用，进而使得G0I_TDDB测试结果可靠。
[0009]本申请的技术方案是这样实现的:
[0010]一种G0I_TDDB测试电路结构，包括:
[0011]衬底；
[0012]多个栅氧层，形成于所述衬底上，所述栅氧层相互平行且呈指状分布；
[0013]多晶硅层，沉积于所述栅氧层上，所述多晶硅层相互平行且呈指状分布；
[0014]源极区和漏极区，分别位于最外侧栅氧层远离其他栅氧层的外侧衬底；
[0015]STI，形成于所述衬底中，位于各个栅氧层之间以及位于栅氧层、源极区和漏极区的外侧。
[0016]进一步，所述G0I_TDDB测试电路结构还包括:
[0017]衬底表面区，位于STI远离源极区和漏极区的一侧。
[0018]进一步，所述G0I_TDDB测试电路结构还包括:
[0019]形成于所述多晶硅层上的接触孔；以及
[0020]与所述接触孔电连接的金属线层。
[0021 ] 进一步，所有栅氧层的宽度均相等。
[0022]进一步，相邻栅氧层之间的STI的宽度等于所述栅氧层的宽度。[0023]进一步，所述源极区的宽度大于等于1.3um，所述漏极区的宽度大于等于1.3um，所述源极区和漏极区的宽度相等。
[0024]进一步,所有栅氧层的总面积为IOumX 10um、IumX0.08um或者3.6umX 3.6um。
[0025]进一步，所述衬底为N型衬底或者P型衬底。
[0026]从上述方案可以看出，本发明的G0I_TDDB测试电路结构与现有的G0I_TDDB测试电路结构相比，本发明的G0I_TDDB测试电路结构中各个栅氧层和多晶硅层之间的STI会对其两侧的栅氧层和多晶硅层以及栅氧层下部的衬底具有向源极区和漏极区的外侧方向的作用力，该向外侧方向的作用力抵消了源极区和漏极区外侧的STI对本发明中的多个相互平行且呈指状分布的栅氧层、多晶硅层以及栅氧层下部衬底的挤压作用，进而保护了其中的栅氧层的完整性。当导电沟道宽度低于65nm时，该结构也不会破坏栅氧层的形貌，使得测试结果可靠。
[0027]同时，因为本发明将现有的GOI_TDDB测试电路结构中的栅氧层以及多晶硅层分割成了多个相互平行且呈指状分布的小区域，并且在每个栅氧层之间的衬底中形成STI，使得栅氧层之间由STI进行间隔。所以，加宽了栅氧层和多晶硅层组成的结构区域，可使得栅极结构左右两侧的源极区和漏极区的边缘更加靠近外侧的衬底表面区，从而减小了源极区和漏极区与外侧衬底表面区之间的STI的宽度，进而在制备STI时所采用的刻蚀工艺能够刻蚀出完美的沟槽以形成合格的STI形貌。所以，本发明不必在源极区和漏极区外侧额外设计多个虚置多晶硅层以保证STI的形貌。
[0028]本发明中，源极区和漏极区的宽度设置为大于等于1.3um，该宽度范围能够有效缓冲其外侧STI对其中多个相互平行且呈指状分布的栅氧层、多晶硅层以及栅氧层下部衬底的挤压作用，可进一步保护其中的栅氧层的完整性。
[0029]综上，由于本法明采用了上述的多个相互平行且呈指状分布的栅氧层和多晶硅层，并增加了隔离各个栅氧层和多晶硅层的STI以及采用了宽度大于等于1.3um的源极区和漏极区，进而当导电沟道宽度低于65nm时有效的保护了本发明的GOI_TDDB测试电路结构中的栅氧层的形貌，进而使得GOI_TDDB测试的结果准确可靠。
【专利附图】
【附图说明】
[0030]图1a为现有的一种GOI_TDDB测试电路结构的俯视图；
[0031]图1b为图1a所示的GOI_TDDB测试电路结构沿x轴的切面结构示意图；
[0032]图2a为本发明的GOI_TDDB测试电路实施例的俯视图；
[0033]图2b为图2a所示的GOI_TDDB测试电路沿x轴的切面结构示意图；
[0034]图3为本发明的GOI_TDDB测试电路结构的电压与栅氧层漏电流密度的曲线图。
【具体实施方式】
[0035]为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
[0036]如图2a、图2b所示，本发明的GOI_TDDB测试电路中包括了衬底1、栅氧层2、多晶硅层3、源极区41、漏极区42以及STI 6。
[0037]其中，栅氧层2形成于衬底I上，并且栅氧层2的数量为多个，所述栅氧层2相互平行且呈指状分布；其中，所述衬底I可以为N型衬底或者P型衬底。在所述栅氧层2上沉积有多晶硅层3，与栅氧层2的分布相同地，所述多晶硅层3为多个，呈指状分布且相互平行，即每个栅氧层2上均一对一沉积一个多晶硅层3。在相邻的栅氧层2之间的衬底I中形成有STI 6，STI 6将各个栅氧层2进行相互隔离。分别位于最外侧栅氧层2远离其他栅氧层2的外侧衬底I中，形成有源极区41和漏极区42。在源极区41和漏极区42外侧的衬底I中也形成有STI 6，该STI6远离源极区41和漏极区42的一侧为衬底表面区11。
[0038]本发明中，所有栅氧层2的宽度均相等，对应地，所有多晶硅层3的宽度均相等，并且等于栅氧层2的宽度。位于相邻栅氧层2之间衬底I中的STI 6的宽度与栅氧层2的宽度相等。
[0039]图2a、图2b所示的实施例中，每个多晶硅层3上均形成有接触孔7，并且与接触孔7电连接有金属线层8。多晶硅层3通过接触孔7以及金属线层8引出本发明的G0I_TDDB测试电路的栅极端子。图2a所示的实施例的仅为一种多晶硅层3、接触孔7和金属线层8的连接方式，从多晶硅层3引出栅极端子还有其他种方式，比如将所有多晶硅层3的末端进行连接，再通过金属线层8引出栅极端子。作为另一个实施例，可以形成一个同时连接所有多晶硅层3的多晶硅端，在该多晶硅端上形成一个或者多个接触孔7并连接金属线层8以引出栅极端子。
[0040]本发明的G0I_TDDB测试电路中的衬底端子(Substrate )可由衬底表面区11引出，如在衬底表面区11上形成接触孔并通过金属线层引出衬底端子。
[0041]本发明的G0I_TDDB测试电路中的源极端子和漏极端子由源极区41和漏极区42分别引出，如在源极区41和漏极区42分别形成接触孔并通过不同的金属线层分别引出源极端子和漏极端子。
[0042]测试时，将连接本发明的G0I_TDDB测试电路的源极端子、漏极端子和衬底端子均接地进而使得源极区41、漏极区42和衬底I接地，对栅极端子施加栅压，便可进行G0I_TDDB的测试
[0043]图2a和图2b所示的本发明的G0I_TDDB测试电路结构与图1a和图1b所示的现有的G0I_TDDB测试电路结构相比，去除了现有的G0I_TDDB测试电路结构中的虚置多晶硅层5，并将现有的G0I_TDDB测试电路结构中的栅氧层2和多晶硅层3分割成了多个相互平行且呈指状分布的小区域，并且在每个栅氧层2之间由STI 6进行隔离。该结构中各个栅氧层2和多晶硅层3之间的STI 6会对其两侧的栅氧层2和多晶硅层3以及栅氧层2下部的衬底I具有向源极区41和漏极区42的外侧方向的作用力，该向外侧方向的作用力抵消了源极区41和漏极区42外侧的STI 6对本发明中的多个相互平行且呈指状分布的栅氧层
2、多晶硅层3以及栅氧层2下部衬底I的挤压作用，进而保护了其中的栅氧层2的完整性。当导电沟道宽度低于65nm时，该结构不会因为源极区41和漏极区42外侧的STI 6对栅氧层2、多晶硅层3以及栅氧层2下部衬底I的挤压作用而破坏其中栅氧层2的形貌，使得测试结果可靠。
[0044]另外，本发明将现有的G0I_TDDB测试电路结构中的由栅氧层2和多晶硅层3组成的整体结构拆分成若干指状且彼此平行的小结构并且由STI 6进行隔离，因此本发明的G0I_TDDB测试电路结构拓宽了栅氧层2和多晶硅层3组成的结构区域，可使得该结构左右两侧的源极区41和漏极区42的边缘更加靠近外侧的衬底表面区11，从而减小了源极区41和漏极区42与外侧衬底表面区11之间的STI 6的宽度，所以在制备STI 6时所采用的刻蚀工艺能够刻蚀出完美的沟槽以形成合格的STI形貌。而现有的GOI_TDDB测试电路结构中形成多个虚置多晶硅层5的目的是将源极区41和漏极区42外侧的大块区域划分成若干小区域进行刻蚀以形成较小宽度的STI，进而减小刻蚀难度。
[0045]所以，本发明的G0I_TDDB测试电路结构，可降低源极区41和漏极区42与外侧衬底表面区11之间区域的刻蚀难度，从而可以形成形貌完美的STI 6。所以本发明的G0I_TDDB测试电路结构可以省去虚置多晶硅层5的制备。
[0046]上述的结构能够抵消源极区41和漏极区42外侧的STI 6对整个栅氧层2、多晶硅层3以及栅氧层2下部的衬底I所构成结构的挤压作用。同时，源极区41和漏极区42的宽度对抵消该挤压作用也十分明显。因此，本发明中源极区41和漏极区42的宽度也可进行设定，以保证对栅氧层2的有效保护。如果源极区41和漏极区42的宽度过小，会加大源极区41和漏极区42外侧的STI 6通过源极区41和漏极区42对栅氧层2的挤压作用，尤其是对紧邻源极区41和漏极区42的栅氧层2的挤压作用，进而导致栅氧层2的破坏。所以应该保证源极区41和漏极区42的宽度足够大以缓冲源极区41和漏极区42外侧的STI6对栅氧层2的压力作用。
[0047]图3所示为本发明的G0I_TDDB测试电路结构中源极区41和漏极区42的宽度对经过栅氧层2的漏电流影响的曲线图，其横轴为施加于多晶硅层3的电压(源极区41、漏极区42和衬底表面区11接地)和衬底表面区11之间的电压，纵轴为流经所述栅氧层2的漏电流密度。其中，IOumX IOumX 16的曲线表示为多个相互平行且呈齿状分布栅氧层2的总面积为IOumX 10um，这样的结构电路共有16个进行并联，该曲线所对应的GOI_TDDB测试电路结构中的源极区41的宽度和漏极区42的宽度均为1.3um ；IumX0.08umX200的曲线表示为多个相互平行且呈齿状分布栅氧层2的总面积为lumX0.08um，这样的结构电路共有200个进行并联，该曲线所对应的GOI_TDDB测试电路结构中的源极区41的宽度和漏极区42的宽度均为0.7um ；3.6umX3.6umX 96的曲线表示为多个相互平行且呈齿状分布栅氧层2的总面积为3.6umX3.6um，这样的结构电路共有96个进行并联，该曲线所对应的GOI_TDDB测试电路结构中的源极区41的宽度和漏极区42的宽度均为1.17um。其比较结果如下表所示(源/漏区宽度单位为um)。
[0048]
【权利要求】
1.一种GOI_TDDB测试电路结构，其特征在于，所述GOI_TDDB测试电路结构包括: 衬底； 多个栅氧层，形成于所述衬底上，所述栅氧层相互平行且呈指状分布； 多晶硅层，沉积于所述栅氧层上，所述多晶硅层相互平行且呈指状分布； 源极区和漏极区，分别位于最外侧栅氧层远离其他栅氧层的外侧衬底；STI，形成于所述衬底中，位于各个栅氧层之间以及位于栅氧层、源极区和漏极区的外侧。
2.根据权利要求1所述的GOI_TDDB测试电路结构，其特征在于，所述GOI_TDDB测试电路结构还包括: 衬底表面区，位于STI远离源极区和漏极区的一侧。
3.根据权利要求1所述的GOI_TDDB测试电路结构，其特征在于，所述GOI_TDDB测试电路结构还包括: 形成于所述多晶硅层上的接触孔；以及 与所述接触孔电连接的金属线层。
4.根据权利要求1至3任一项所述的GOI_TDDB测试电路结构，其特征在于:所有栅氧层的宽度均相等。
5.根据权利要求4所述的GOI_TDDB测试电路结构，其特征在于:相邻栅氧层之间的STI的宽度等于所述栅氧层的宽度。
6.根据权利要求1至3任一项所述的GOI_TDDB测试电路结构，其特征在于:所述源极区的宽度大于等于1.3um，所述漏极区的宽度大于等于1.3um，所述源极区和漏极区的宽度相等。
7.根据权利要求1至3任一项所述的GOI_TDDB测试电路结构，其特征在于:所有栅氧层的总面积为 IOumX 10um、IumX0.08um 或者 3.6umX 3.6um。
8.根据权利要求1至3任一项所述的G0I_TDDB测试电路结构，其特征在于:所述衬底为N型衬底或者P型衬底。
【文档编号】H01L23/544GK103811466SQ201210442011
【公开日】2014年5月21日 申请日期:2012年11月7日 优先权日:2012年11月7日
【发明者】牛刚, 刘竞文, 于建姝, 赵晓东, 段晓博 申请人:中芯国际集成电路制造(上海)有限公司