三维芯片堆叠件及其形成方法与流程

三维芯片堆叠件及其形成方法相关申请的交叉参考本申请要求2012年5月18日提交的第61/649,097号美国临时申请的优先权，其全部内容结合于此作为参考。技术领域本发明涉及的是芯片至芯片接合技术，更具体而言，涉及的是三维芯片堆叠件及其形成方法。

背景技术：
为了进一步增大电路密度，研究出了三维集成电路(3DIC)。在传统的3DIC形成工艺中将两个芯片接合在一起并且在每个芯片和衬底上的接触焊盘之间形成电连接。例如，将两个芯片相互叠加接合。然后将堆叠的芯片与载体衬底相接合并且通过引线接合将每个芯片上的接触焊盘与载体衬底上的接触焊盘电连接。然而，这要求载体衬底大于用于引线接合的芯片。近来则将重点集中在了倒装芯片互连和利用导电球/凸块在芯片和下面的衬底之间的形成连接，从而允许在相对较小的封装件上实现高布线密度。使用焊料连接的传统的芯片堆叠涉及焊料、助焊剂和底部填充。所有这些工艺均在间距、结合高度，以及阻焊剂残留方面产生了问题和局限。

技术实现要素：
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种器件，包括：第一芯片，包括第一衬底和位于所述第一衬底上面的第一凸块结构；以及第二芯片，包括第二衬底和位于所述第二衬底上面的第二凸块结构；其中，通过连接所述第一凸块结构与所述第二凸块结构而接合所述第一芯片与所述第二芯片，并且在所述第一凸块结构和所述第二凸块 结构之间形成接合区域；以及其中，所述接合区域是包括贵金属的无焊料区域。在上述器件中，其中，所述接合区域包括金。在上述器件中，其中，所述第一凸块结构包括位于所述第一衬底上面的第一金属化层和位于所述第一金属化层上面的含镍的第一保护层，其中，所述第一保护层形成在所述接合区域和所述第一金属化层之间。在上述器件中，其中，所述第一凸块结构包括位于所述第一衬底上面的第一金属化层和位于所述第一金属化层上面的含镍的第一保护层，其中，所述第一保护层形成在所述接合区域和所述第一金属化层之间，所述第一凸块结构包括位于所述第一金属化层和所述第一保护层之间的金属柱。在上述器件中，其中，所述第一凸块结构包括位于所述第一衬底上面的第一金属化层和位于所述第一金属化层上面的含镍的第一保护层，其中，所述第一保护层形成在所述接合区域和所述第一金属化层之间，所述第一凸块结构包括位于所述第一金属化层和所述第一保护层之间的金属柱，其中，所述金属柱包括铜，并且所述第一金属化层包括钛、钽或铜中的至少一种。在上述器件中，其中，所述接合区域的厚度大于或等于0.5μm。在上述器件中，其中，所述接合区域包括凸出区域，所述凸出区域从所述第一凸块结构的外侧壁或所述第二凸块结构的外侧壁凸出。在上述器件中，其中，所述接合区域包括凸出区域，所述凸出区域从所述第一凸块结构的外侧壁或所述第二凸块结构的外侧壁凸出，其中，所述凸出区域的横向尺寸大于或等于0.5μm。在上述器件中，其中，所述第一芯片包括在所述第一衬底和所述第一凸块结构之间形成的第一钝化层，所述第二芯片包括在所述第二衬底和所述第二凸块结构之间形成的第二钝化层，并且所述第一钝化层和所述第二钝化层之间的高度小于或等于约5μm。在上述器件中，还包括密封结构，所述密封结构形成在所述第一芯片和所述第二芯片之间的空间中。在上述器件中，还包括密封结构，所述密封结构形成在所述第一芯片 和所述第二芯片之间的空间中，其中，所述密封结构包括位于所述第一芯片的外围区域或所述第二芯片的外围区域的密封环。在上述器件中，还包括密封结构，所述密封结构形成在所述第一芯片和所述第二芯片之间的空间中，其中，所述密封结构形成在所述第一芯片和所述第二芯片之间的空间的内部区域中。在上述器件中，还包括围绕所述第一芯片和所述第二芯片之间的空间的密封壁。根据本发明的另一方面，还提供了一种器件，包括：第一芯片，包括第一半导体衬底、位于所述第一半导体衬底上面的第一金属柱、位于所述第一金属柱上面的第一保护层以及位于所述第一保护层上面的第一接合层；以及第二芯片，包括第二半导体衬底、位于所述第二半导体衬底上面的第二金属柱、位于所述第二金属柱上面的第二保护层以及位于所述第二保护层上面的第二接合层；其中，通过连接所述第一接合层和所述第二接合层而接合所述第一芯片和所述第二芯片，并且在所述第一金属柱和所述第二金属柱之间形成无焊料接合区域；以及其中，所述无焊料接合区域包括贵金属。在上述器件中，其中，所述第一保护层和所述第二保护层中的至少一个包括镍层。在上述器件中，其中，所述第一金属柱和所述第二金属柱中的至少一个包括铜柱。在上述器件中，其中，所述无焊料接合区域的厚度大于或等于0.5μm。在上述器件中，其中，所述第一接合层和所述第二接合层中的每一个均包括金层。根据本发明的又一方面，还提供了一种器件，包括：与第二芯片接合的第一芯片；其中，所述第一芯片包括位于第一钝化层上面的第一金属层、位于所述第一金属层上面的第一保护层以及位于所述第一保护层上面的第一接合层；其中，所述第二芯片包括位于第二钝化层上面的第二金属化层、位于所述第二金属化层上面的第二保护层以及位于所述第二保护层上面的第二接合层；其中，所述第一接合层与所述第二接合层连接，从而形成厚 度大于或等于0.5μm的无焊料接合区域；以及其中，所述第一钝化层和所述第二钝化层之间的高度小于或等于约5μm。在上述器件中，其中，所述第一接合层和所述第二接合层中的至少一个包括金层。附图说明图1-图5是根据一个或多个实施例制造三维(3D)芯片堆叠件的各个阶段的截面图；图6-图8是根据一个或多个实施例制造3D芯片堆叠件的各个阶段的截面图；图9-图11是根据一个或多个实施例制造3D芯片堆叠件的各个阶段的截面图；图12A是根据一个或多个实施例的密封结构的顶视图；图12B是根据图12A所示的实施例的具有密封结构的3D芯片堆叠件的截面图；图13A是根据一个或多个实施例的密封结构的顶视图；图13B是根据图13A所示的实施例的具有密封结构的3D芯片堆叠件的截面图；以及图14是根据一个或多个实施例的具有密封结构的3D芯片堆叠件的截面图。具体实施方式以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明，而是提供这些实施例使得该说明变得周密和全面，并且向本领域的技术人员全面地展示本发明。然而，应该理解，也可以没有这些具体细节的情况下实施一个或多个实施例。在附图中，为了清楚而对层和区域的厚度和宽度进行了放大。附图中的类似的参考标号示出了类似的元件。图中示出的这些元件和区域本质上是示例性的，由此图中所示 的相应的尺寸或间距并不被用于限制本发明的范围。本发明的实施例涉及的是使用无焊料接合冶金术(诸如，金与金接合，贵金属与贵金属接合，和/或金与贵金属接合技术)的三维(3D)芯片堆叠件。本发明的一些实施例涉及的是形成在半导体芯片上的金属柱和/或金属焊盘之间的金与金的接合。在此将描述形成3D芯片堆叠件的方法。图1至图5是根据至少一个实施例制造3D芯片堆叠件的各个阶段的截面图。参考图1，第一芯片100包括使用在半导体集成电路制造中的、可以在其中和/或其上形成集成电路的第一半导体衬底10。第一半导体衬底10被限定代表任何包括半导体材料的结构，包括但并不限于体硅、半导体晶圆、绝缘体上硅(SOI)衬底，或硅锗衬底。也可以使用其他半导体材料，包括有III族、IV族、和V族元素。第一半导体衬底10可以另外包括多个隔离部件(未示出)，诸如，浅沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件。可以形成在第一半导体衬底10中的各个微电子元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)；电阻器；二极管；电容器；电感器；熔丝；以及其他适合的元件。执行多种工艺来形成多种微电子元件，包括沉积、蚀刻、注入、光刻、退火和其他适合的工艺。微电子元件被互连形成了集成电路器件，诸如，逻辑器件、存储器件(例如，静态随机访问存储器或SRAM)、射频(RF)器件、输入/输出(I/O)器件、片上系统(SoC)器件、它们的组合以及其他适合类型的器件。第一半导体衬底10进一步包括层间介电层(未示出)以及覆盖在集成电路上的金属化结构(未示出)。层间介电层和金属化结构包括低k介电材料、未掺杂的硅酸盐玻璃(USG)、氮化硅、氮氧化硅、或其他通用的材料。低k介电材料的介电常数(k值)可以小于大约3.9或小于大约2.8。金属化结构中的金属线可以由铜或铜合金形成。本领域的普通技术人员将意识到金属化层的形成细节。第一钝化层12可以由诸如聚酰亚胺、聚合物、氧化物、氮化物、或类 似的介电材料形成，并且在第一半导体衬底10的上方被图案化来保护下面的层不受到环境污染物的损害。在至少一个实施例中，第一钝化层12包括氮化硅层、氧化硅层和/或氮化硅层和氧化层的复合层。焊盘区域14是形成在顶层层间介电层上的金属化层，其可以延伸至第一钝化层12并且可以是导电布线的一部分。焊盘区域14的适合的材料可以包括但并不限于例如，铜(Cu)、铝(Al)、AlCu、铜合金、或其他移动导电材料。焊盘区域14提供电连接，在其上可以形成在后续处理步骤中用于外部连接的凸块下金属化(UBM)结构。第二钝化层16形成在衬底10上并且被图案化从而形成暴露出一部分焊盘区域14的开口以实现后续UBM的形成。在至少一个实施例中，第二钝化层16由选自于非掺杂的硅酸盐玻璃(USG)、氮化硅、氮氧化硅、氧化硅及其组合的非有机材料形成。在至少另一个实施例中，第二钝化层16由聚合物层(诸如，环氧树脂、聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等)形成，然而也可以使用其他相对较为柔软的、通常是有机的介电材料。图1还示出了凸块下金属化(UBM)层18和位于所得到的结构上从而电连接焊盘区域14的金属柱20。在至少一个实施例中，UBM层18形成在第二钝化层16和焊盘区域14的暴露的部分上。例如，UBM层18包括扩散阻挡层17，该层由钛、钽、氮化钛、氮化钽或类似的形成。UBM层18可以另外包括形成在扩散阻挡层17上的铜层19。铜层19可以由包括了银、铬、镍、锡、金及其组合的铜合金形成。例如，通过光刻胶掩盖、光刻、电镀、以及干式/湿式蚀刻工艺在UBM层18上形成金属柱20。在至少一个实施例中，金属柱20试图包括一种层，该层包括有：基本上纯的元素铜、含不可避免的杂质的铜，以及含微量元素(诸如，钛、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆)的铜合金。在至少一个示例性实施例中，金属柱20的厚度大于25μm。在另一个示例性实施例中，金属柱20的厚度大于40μm。例如，金属柱20的厚度约为40～50μm，约为45μm，或约为40～70μm，然而该厚度也可以更大或更小。参考图2，保护层22形成在金属柱20上。保护层22可以延伸至金属柱20的侧壁和UBM层18的侧壁。保护层22可以包括不同的材料和层，并且可以被用于防止金属柱20氧化和扩散至接合层或防止来自接合层的扩散。保护层22是金属层，通过电镀(例如，源于电解槽的电镀工艺)来形成该金属层。没有特别地限定待沉积的金属。该金属可以是镍(Ni)、铜(Cu)、银(Ag)、金(Au)、钯(Pd)、铂(Pt)、锡(Sn)、锌(Zn)、钌(Ru)、贵金属、或它们的组合。在至少一个实施例中，保护层22是通过镍电镀工艺形成的镍(Ni)层，该电镀工艺包括将第一芯片100作为阴极放置在电解槽中。如图3所示，在保护层22的表面上形成接合层24。在至少一个实施例中，接合层24是无焊料的金属层。在一个实施例中，接合层24是贵金属层，包括金(Au)、钯(Pd)、铂(Pt)、银(Ag)、铑(Rh)、钌(Ru)、铱(Ir)、锇(Os)及其合金。在至少一个实施例中，接合层24包括金层或通过电镀方法形成的金合金层。在至少一个实施例中，接合层24具有大于或等于大约0.5μm的厚度。可以使用包括无电电镀、浸镀等的方法形成金层。第一芯片100包括第一凸块结构110，该第一凸块结构110包括位于第一半导体衬底10的焊盘区域14上的UBM层18、金属柱20、保护层22以及接合层24，被用作连接另一芯片的另一互连结构的第一互连结构。在形成凸块之后，第一芯片100可以通过芯片至晶圆级堆叠或芯片至芯片级堆叠或类似的与另一个芯片接合。然而，应该注意到，该实施例可以使用在多种不同情况下。例如，实施例可以用于芯片至芯片接合配置，芯片至晶圆接合配置，芯片级封装或类似的中。如图4所示，第一芯片100通过倒装芯片接合与第二芯片300接合。出于说明目的，第一芯片100向下朝向第二芯片300倒装，从而使得第一凸块结构110面朝第二芯片300的第二凸块结构310。在该实例中，第二芯片300包括第二半导体衬底30、钝化层32、焊盘区域34、钝化层36以及第二凸块结构310。第二凸块结构310包括UBM层38、金属柱40、保护层42以及接合层44，被用作与第一芯片100的第一互连结构连接的第二芯片300的第二互连结构。在至少一个实施例中，接合层44是贵金属层， 包括金(Au)、钯(Pd)、铂(Pt)、银(Ag)、铑(Rh)、钌(Ru)、铱(Ir)、锇(Os)及其合金。在至少一个实施例中，接合层44是金层或金合金层。可以使用任何适合的工艺和材料来形成第二芯片300中的结构，并且这些可以与第一芯片100中的形成类似或相同。在至少一个实施例中，被用于形成第二凸块结构310的工艺和材料可以与第一凸块结构110的形成类似或相同。参考图5，实施接合工艺，通过接合层24和44将第一凸块结构110与第二凸块结构310接合来接合芯片100和300，并且由此形成具有无焊料接合结构500的3D芯片堆叠件400。接合工艺可以包括带有或不带有超声波辅助工艺的低温和/或低压接合工艺，在该接合工艺中不使用焊料和助焊剂材料以及焊料回流步骤。在至少一个实施例中，无焊料接合结构500包括通过将接合层24与接合层44相连接而形成的、设置在保护层22和42之间的接合区域510。接合区域510是无焊料区域，该区域可以包括形成在接合层24和44中的至少一个中的贵金属。在至少一个实施例中，区域510包括金或贵金属。接合区域510具有大约或等于大约0.5μm的厚度。例如，接合区域510具有大于或等于大约1μm的厚度。3D芯片堆叠件400包括通过在金属柱20和40之间连接接合层24和44而形成的无焊料接合结构500。金属柱20和40是分别从衬底10和30中突起的凸块，该凸块能够实现小间距结合并且保持接合高度。处在硬材料构成的金属柱20和24上的软材料构成的接合层24和44可以充当粘合层并且提供良好的电接合强度并且可以由适合的厚度和粗糙度形成以减少可能的接合故障。与传统的技术相比，使用贵金属层作为接合层24和44的3D芯片堆叠件400可以通过干的、洁净的、高生产能力的、高产量的芯片堆叠工艺形成。本发明的一些实施例涉及的是由适合的形貌形成的用于减小接合力的接合层24和44。在此将描述形成3D芯片堆叠件的方法。图6-图8是根据至少一个实施例制造3D芯片堆叠件的各个阶段的截面图，其中，类似的标号是指类似的元件。参考图6，第一芯片100的第一凸块结构110a的形成包括形成带有隆 起24a的接合层24。在至少一个实施例中，接合层24具有分离的隆起24a，这些隆起可以设置在金属柱20的顶面上方。在相邻的隆起24a之间均有间隔，本发明未限制该间隔的尺寸。在至少一个实施例中，隆起24a可以由带有光刻和蚀刻工艺的电镀形成。在另一个实施例中，可以通过凸点接合工艺形成隆起24a。在形成金隆起的实例中，金引线球接合件被用于在金层上形成金球凸点，然后使用压印工艺来平滑金球凸点的末端，从而形成金隆起。在使用贵金属球凸点替代金隆起的情况下可以执行相同的工艺。在至少一个实施例中，隆起24a的材料与接合层24的材料相同。在一些实施例中，隆起24a由不同于接合层24的材料的贵金属材料形成。如图7所示，带有第一凸块结构100a的第一芯片100通过倒装芯片接合与带有第二凸块结构310a的第二芯片300相接合。在至少一个实施例中，第二凸块结构310a包括位于接合层44上的隆起44a。可以使用任何适合的工艺和材料来在第二芯片300中形成第二凸块结构310a，并且那些可以与形成第一芯片100中的第一凸块结构100a类似或相同。在至少一个实施例中，用于形成第二凸块结构30a的隆起44a的工艺和材料与形成第一凸块结构110的隆起24a类似或相同。参考图8，通过接合层24和44以及隆起24a和44a实施接合工艺来接合芯片100和300，并由此形成了在其中具有无焊料接合结构700的3D芯片堆叠件600。该接合工艺可以包括带有或不带有超声波辅助工艺的低温和/或低压接合工艺，其中，在该接合工艺中不使用焊料和助焊剂材料。在至少一个实施例中，无焊料接合结构700包括无焊料接合区域710，该区域通过使具有隆起24a的接合层24与具有隆起44a的接合层44相连接而形成并且处在保护层22和42之间。接合区域710可以包括形成在接合层24和44和/或隆起24a和44a中的贵金属。在至少一个实施例中，无焊料接合区域710包括金或贵金属。无焊料接合区域710具有大约或等于大约0.5μm的厚度。例如，接合区域510具有大于或等于大约1μm的厚度。在至少一个实施例中，接合区域710另外包括凸出区域720，该区域是接合区域710横向地延伸从而从凸块结构110a和310a的外侧壁凸出的部分。凸出区域720可以横向地延伸从而从保护层22和42的外侧壁S1和S2凸 出。在至少一个实施例中，凸出区域720的横向尺寸W大于或等于大约0.5μm。例如，横向尺寸W大约或等于1μm。在一些实施例中，横向尺寸W大约或等于2μm。本发明的一些实施例涉及的是由焊盘区域14上方的合适形貌形成的接合层24和44，从而降低焊点高度(stand-offheight)以及形成较薄的芯片堆叠件。在此将描述形成3D芯片堆叠件的方法。图9-图11是根据至少一个实施例形成3D芯片堆叠件的各个阶段的截面图，其中，类似的参考标号涉及了类似的元件。参考图9，在第一芯片100中，省略了形成金属柱20的步骤，并且在UBM层18上直接形成了保护层22，然后形成带有隆起24a的接合层24。第一芯片100包括高度减小的第一凸块结构110b。如图10中所示，具有第一凸块结构110b的第一芯片100通过倒装芯片接合与具有第二凸块结构310b的第二芯片300接合，其中在凸块结构110b和310b中不形成金属柱。在至少一个实施例中，第二凸块结构310b包括直接形成在UBM层38上的保护层42，然后形成带有隆起44a的接合层44。可以使用任何适合的工艺和材料在第二芯片300中形成第二凸块结构310b，并且那些可以与在第一芯片100中形成第一凸块结构110b类似或相同。参考图11，通过凸块结构110b和310b实施接合工艺以接合芯片100和300，并且由此形成了其中具有无焊料接合结构900的3D芯片堆叠件800。该接合工艺可以包括带有或不带有超声波辅助工艺的低温和/或低压接合工艺，其中，在该接合工艺中不使用焊料和助焊剂材料。在至少一个实施例中，无焊料接合结构900包括无焊料接合区域910，该区域通过将带有隆起24a的接合层24与带有隆起44a的接合层44连接而形成并且处于保护层22和42之间。接合区域910可以包括形成在接合层24和44和/或隆起24a和44a中的贵金属。由于金属柱不形成在芯片100和300中，所以减小了3D芯片堆叠件800中的第一芯片100和第二芯片300之间的焊点高度H(也可视作是钝化层16和36之间的高度)。在至少一个实施例中，高度H小于或等于大约5μm。本发明的一些实施例涉及的是3D芯片堆叠件，该堆叠件具有保护芯片表面的密封环结构。图12-图14是根据实施例的带有密封结构的3D芯片堆叠件的示意图，其中，类似的参考标号是指类似的元件。图12A是根据至少一个实施例的密封结构的俯视图，而图12B是根据图12A中所示的至少一个实施例的具有密封结构的3D芯片堆叠件的截面图。在至少一个实施例中，在接合工艺中，在芯片100和300的至少一个外围区域上形成有机材料，诸如，底部填充、环氧树脂、聚酰亚胺或聚合物材料。在接合工艺之后，有机材料变成了3D芯片堆叠件1000A中的密封环结构200。在至少一个实施例中，密封环结构200形成在芯片100和300之间的空间的外围区域上。密封环结构200能够保护芯片表面并且能够防止水汽和/或颗粒进入芯片表面，由此能够解决3D芯片堆叠件1000A中的可靠性问题。图13A是根据至少一个实施例的密封结构的俯视图，而图13B是根据图13A中所示的至少一个实施例的具有密封环结构的3D芯片堆叠件的截面图。除了芯片100和/或300的外围区域，在芯片100和/或300的内部区域上形成有机材料，从而将芯片分成多个区域。在至少一个实施例中，分隔的区域变成网格布局，并且每个分隔的区域包括多个凸块结构110或310。在接合工艺之后，有机材料变成3D芯片堆叠件1000B中的密封结构220。在至少一个实施例中，密封结构220包括第一密封结构220a和第二密封结构220b。第一密封结构220a形成在芯片100和300之间的空间的外围区域上。第二密封结构220b形成在芯片100和300之间的空间的内部区域上。在3D芯片堆叠件1000B中，第二密封结构220b使第一组无焊料接合结构1010a与第二组无焊料接合结构1010b分隔。图14是根据至少一个实施例的具有密封结构的3D芯片堆叠件的截面图。在至少一个实施例中，3D芯片堆叠件1000C包括至少一组通过接合两个芯片100和300而成的芯片堆叠件。在至少一个实施例中，3D芯片堆叠 件1000C包括通过接合两个芯片100A和300A而成的第一组芯片堆叠件，以及通过接合两个芯片100B和300B而成的第二组芯片堆叠件，其中，这两组芯片堆叠件通过无焊料接合结构彼此相接合。有机材料形成在3D芯片堆叠件1000C的外侧壁上，从而用作密封壁230。在至少一个实施例中，密封壁230形成在芯片100A和300A之间的空间周围和/或芯片100B和300B之间的空间周围，和/或芯片100B和300A之间的空间周围。密封壁230可以连续的方式形成在堆叠的芯片100A、300A、100B和300B的外侧壁上。在一些实施例中，3D芯片堆叠件1000C包括处在两个相邻的芯片之间的空间中的密封结构240，用来分隔无焊料接合结构1010a组和1010b组。根据一些实施例，一种器件包括第一芯片，该第一芯片与第二芯片接合。第一芯片包括位于第一衬底上面的第一凸块结构，而第二芯片包括位于第二衬底上面的第二凸块结构。第一芯片通过连接第一凸块结构和第二凸块结构而与第二芯片相接合，接合区域形成在第一凸块结构和第二凸块结构之间。该接合区域是包括了贵金属的无焊料区域。根据一些实施例，一种器件包括第一芯片，该第一芯片与第二芯片接合。第一芯片包括第一半导体衬底、位于第一半导体衬底上面的第一金属柱、位于第一金属柱上面的第一保护层，以及位于第一保护层上面的第一接合层。第二芯片包括第二半导体衬底、位于第二半导体衬底上面的第二金属柱、位于第二金属柱上面的第二保护层，以及位于第二保护层上面的第二接合层。第一芯片通过将第一接合层与第二接合层相连接而与第二芯片相接合，无焊料接合区域形成在第一金属柱和第二金属柱之间。无焊料接合区域包括贵金属。根据一些实施例，一种器件包括第一芯片，该第一芯片与第二芯片相接合。第一芯片包括位于第一钝化层上面的第一金属层、位于第一金属层上面的第一保护层，以及位于第一保护层上面的第一接合层。第二芯片包括位于第二钝化层上面的第二金属化层、位于第二金属化层上的第二保护层，以及位于第二保护层上面的第二接合层。第一接合层与第二接合层相连接，从而形成了无焊料接合区域，该区域具有大于或等于0.5μm的厚度。 第一钝化层和第二钝化层之间的高度小于或等于大约5μm。尽管详细地示出了本发明并且参考本发明的实例、实施例对其进行了描述，但本领域的技术人员将理解，本发明可以存在多种实施例变型。尽管已经详细地描述了实施例及其特征，但应该理解，在不背离实施例的理念和范围的条件下可以实现多种改变、替换和变化。上述方法实施例示出了示例性的步骤，但无需按照所示顺序执行这些步骤。根据本发明实施例的理念和范围，可以对这些步骤进行适当的添加、替换、改变顺序、和/或删除。结合不同权利要求和/或不同实施例的实施例处在本发明的范围内，并且在阅读了本发明后这些实施例对本领域的技术人员而言是显而易见的。