高电压晶体管结构及其方法

高电压晶体管结构及其方法
【专利摘要】本发明提供了一种高电压晶体管结构及其方法。其中，一种高电压晶体管结构包括形成在衬底的第一阱中的第一双扩散区和第二双扩散区，其中第一双扩散区和第二双扩散区具有与衬底相同的导电性，形成在第一双扩散区中的第一漏极/源极区，形成在第一阱上方的第一栅电极，和形成在第二双扩散区中的第二漏极/源极区。高电压晶体管结构进一步包括形成在第一栅电极的第一侧上的第一间隔件，其中第一间隔件位于第一漏极/源极区和第一栅电极之间，形成在第一栅电极的第二侧上的第二间隔件，以及形成在第二漏极/源极区和第二间隔件之间的第一氧化物保护层。
【专利说明】高电压晶体管结构及其方法
【技术领域】
[0001]本发明涉及半导体领域，更具体地，本发明涉及一种高电压晶体管结构及其方法。【背景技术】
[0002]由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的改进，半导体工业经历了快速增长。大多数情况下，集成密度上的这种改进是由于半导体工艺节点的缩小(例如将工艺节点缩小至20nm以下)。随着半导体器件按比例缩小，需要新的技术来维持从一代到下一代的电子部件的性能。
[0003]随着半导体技术的发展，金属氧化物半导体(MOS)晶体管广泛地应用在如今的集成电路中。MOS晶体管是电压控制型器件。当施加控制电压到MOS晶体管的栅极并且控制电压大于MOS晶体管的阈值时，在MOS晶体管的漏极和源极之间建立导电沟道。因此，电流流经MOS晶体管的漏极和源极之间。另一方面，当控制电压小于MOS晶体管的阈值时，相应地关闭MOS晶体管。
[0004]MOS晶体管可以包括两种主要类别。一种是η沟道MOS晶体管，另一种是P沟道MOS晶体管。根据结构差异，MOS晶体管可以被进一步分成三个子类，平面MOS晶体管、横向双扩散MOS晶体管和垂直双扩散MOS晶体管。
[0005]随着半导体技术的进一步改进，出现了新的功率MOS器件以进一步改善关键性能特性，诸如额定电压、功率处理能力和可靠性。新的功率MOS器件可以包括横向扩散MOS(LDMOS)晶体管、双扩散MOS (DMOS)晶体管、延伸的漏极MOS (EDMOS)晶体管、双扩散漏极MOS (DDDMOS)晶体管等。

【发明内容】

[0006]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括:衬底，具有第一导电性；第一阱，形成在所述衬底中，所述第一阱具有第二导电性；第一双扩散区，形成在所述第一阱中，所述第一双扩散区具有所述第一导电性;第二双扩散区，形成在所述第一阱中，所述第二双扩散区具有所述第一导电性；第一漏极/源极区，形成在所述第一双扩散区中，所述第一漏极/源极区具有所述第一导电性；第一栅电极，形成在所述第一阱上方；第一间隔件，形成在所述第一栅电极的第一侧上，所述第一间隔件位于所述第一漏极/源极区和所述第一栅电极之间；第二间隔件，形成在所述第一栅电极的第二侧上；第二漏极/源极区，形成在所述第二双扩散区中；以及第一保护介电层，形成在所述第二漏极/源极区和所述第二间隔件之间。
[0007]在所述半导体器件中，所述第一漏极/源极区是源极；并且所述第二漏极/源极区是漏极。
[0008]在所述半导体器件中，所述第一保护介电层是氧化物层。
[0009]在所述半导体器件中，所述第一双扩散区和所述第二双扩散区的离子注入深度在约0.2μηι至约4 μ m的范围。[0010]在所述半导体器件中，所述第一双扩散区和所述第二双扩散区的掺杂浓度在约I X IO1Vcm3 至约 IXlO1Vcm3 的范围。
[0011]在所述半导体器件中，所述第一阱的掺杂浓度在约I X IO1Vcm3至约I X 1018/cm3的范围内，并且所述第一阱的离子注入深度在约2 μ m至约5 μ m的范围内。
[0012]在所述半导体器件中，所述第一漏极/源极区和所述第二漏极/源极区的掺杂浓度在约I X IO1Vcm3至约I X IO2Vcm3的范围内，并且所述第一漏极/源极区和所述第二漏极/源极区的离子注入深度在约0.02 μ m至约0.2μπι的范围内。
[0013]在所述半导体器件中，进一步包括:第三双扩散区，形成在所述第一阱中，所述第三双扩散区具有第一导电性；第三漏极/源极区，形成在所述第三双扩散区中，所述第三漏极/源极区具有所述第一导电性；第二栅电极，形成在所述第一阱上方；第三间隔件，形成在所述第二栅电极的第一侧上；第二保护介电层，形成在所述第二漏极/源极区和所述第三间隔件之间；以及第四间隔件，形成在所述第二栅电极的第二侧上，所述第四间隔件位于所述第三漏极/源极区和所述第二栅电极之间。
[0014]在所述半导体器件中，所述第三漏极/源极区是源极。
[0015]根据本发明的另一方面，提供了一种器件，包括:第一晶体管，包括:第一源极，形成在第一双扩散区中，所述第一双扩散区在衬底上方形成在第一阱中；共用漏极，形成在第二双扩散区中，所述第二双扩散区形成在所述第一阱中；和第一栅极结构，包括形成在所述第一源极和所述共用漏极之间的第一栅电极、形成在所述第一源极和所述第一栅电极之间的第一间隔件和位于所述第一间隔件的相对侧上的第二间隔件，其中在所述第二间隔件和所述共用漏极之间形成第一氧化物层；以及第二晶体管，包括:第二源极，形成在第三双扩散区中，所述第三双扩散区形成在所述第一阱中；所述共用漏极；和第二栅极结构，包括形成在所述第二源极和所述共用漏极之间的第二栅电极、形成在所述第二源极和所述第二栅电极之间的第三间隔件和位于所述第三间隔件的相对侧上的第四间隔件，其中在所述第四间隔件和所述共用漏极之间形成第二氧化物层。
[0016]在所述器件中，所述第一阱是高电压η型阱。
[0017]在所述器件中，所述衬底是P型衬底。
[0018]在所述器件中，所述第一双扩散区、所述第二双扩散区和所述第三双扩散区是P型区。
[0019]在所述器件中，进一步包括:第一阱接触区，形成在所述第一阱中，所述第一阱接触区和所述第一源极被第一隔离区隔开；以及第二阱接触区，形成在所述第一阱中，所述第二阱接触区和所述第二源极被第二隔离区隔开。
[0020]在所述器件中，所述第一双扩散区、所述第二双扩散区和所述第三双扩散区具有相同的离子注入深度。
[0021]根据本发明的又一方面，提供了一种方法，包括:提供具有第一导电类型的衬底；将离子注入到所述衬底中，以形成具有第二导电类型的第一阱区；将离子注入到所述第一阱区中，以形成具有所述第一导电类型的第一双扩散区和具有所述第一导电类型的第二双扩散区；在所述第一阱区上方形成第一栅极，其中所述第一栅极位于所述第一双扩散区和所述第二双扩散区之间；在所述第一栅极的第一侧上形成第一间隔件并且在所述第一栅极的第二侧上形成第二间隔件；形成具有所述第一导电类型的第一漏极/源极区，其中所述第一间隔件位于所述第一漏极/源极区和所述第一栅极之间，并且形成具有所述第一导电类型的第二漏极/源极区；以及在所述第二间隔件和所述第二漏极/源极区之间沉积第一
氧化物层。
[0022]在所述方法中，进一步包括:以约0.2 μ m至约4 μ m的范围内的注入深度来注入离子，以形成所述第一双扩散区和所述第二双扩散区。
[0023]在所述方法中，进一步包括:将离子注入到所述第一阱区中，以形成具有所述第一导电类型的第三双扩散区，其中所述第二双扩散区位于所述第一双扩散区和所述第三双扩散区之间。
[0024]在所述方法中，进一步包括:在所述第一阱区上方形成第二栅极，其中所述第二栅极位于所述第三双扩散区和所述第二双扩散区之间；在所述第二栅极的第一侧上形成第三间隔件；在所述第二栅极的第二侧上形成第四间隔件；形成具有所述第一导电类型的第三漏极/源极区，其中所述第四间隔件位于所述第三漏极/源极区和所述第二栅极之间；以及在所述第三间隔件和所述第二漏极/源极区之间沉积第二氧化物层。
[0025]在所述方法中，进一步包括:在所述第一阱上方沉积第一栅极介电层；以及在所述第一栅极介电层上方沉积第一栅电极层，其中所述第一栅极介电层和所述第一栅电极层形成所述第一栅极。
【专利附图】

【附图说明】
[0026]为了更充分地理解本发明和优点，现将结合附图所作的以下描述作为参考，其中:
[0027]图1示出根据本发明的各种实施例非对称P型DMOS晶体管的简化了的截面图；
[0028]图2-15示出根据本发明的各种实施例制造图1示出的非对称P型DMOS晶体管的中间步骤的截面图；
[0029]图16示出根据本发明的各种实施例另一非对称P型DMOS晶体管的简化了的截面图；
[0030]图17示出根据本发明的各种实施例单独的非对称P型DMOS晶体管的简化了的截面图；
[0031]图18示出根据本发明的各种实施例另一单独的非对称P型DMOS晶体管的简化了的截面图；
[0032]图19示出根据本发明的各种实施例又一单独的非对称P型DMOS晶体管的简化了的截面图；
[0033]图20示出根据本发明的各种实施例又一单独的非对称P型DMOS晶体管的简化了的截面图；
[0034]图21-23示出根据本发明的各种实施例制造非对称η型DMOS晶体管的中间步骤的截面图；
图24示出根据本发明的各种实施例在衬底中形成多个隔离区之后衬底的截面图；
图25示出根据本发明的各种实施例在将离子注入工艺应用到衬底之后图24示出的半导体器件的截面图；
图26示出根据本发明的各种实施例将另一离子注入工艺应用到外延层之后图25示出的半导体器件的截面图；
图27示出根据本发明的各种实施例将另一离子注入工艺应用到HVPW区之后图26示出的半导体器件的截面图；
图28-图33示出根据本发明的各种实施例形成PW区、栅极介电层、栅电极、间隔件、漏极/源极区和保护介电层的制造步骤；
[0035]图34示出根据本发明的各种实施例另一非对称η型DMOS晶体管的简化了的截面图；
[0036]图35不出根据本发明的各种实施例又一非对称η型DMOS晶体管的简化了的截面图；以及
[0037]图36示出根据本发明的各种实施例又一非对称η型DMOS晶体管的简化了的截面图。
[0038]除非另有指明，不同附图中相同的编号和符号通常指相同的部件。附图的绘制是为了清晰地示出各种实施例的相关方面并且附图不必按比例绘制。
【具体实施方式】
[0039]以下详细论述实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅仅是制造和使用实施例的示例性具体方式，而不用于限制实施例的范围。
[0040]将就具体语境中的实施例来描述本发明，一种非对称P型双扩散金属氧化物半导体(DMOS)晶体管。然而，本发明的实施例还可以应用到各种高电压MOS晶体管。下文中，参考附图将详细说明各种实施例。
[0041]图1不出根据本发明的各种实施例一种非对称P型DMOS晶体管的简化截面图。非对称P型DMOS晶体管100包括共用共同漏极409的两个ρ型DMOS晶体管。第一 P型DMOS晶体管101包括第一栅极407和它的接触件507、漏极409和它的接触件509、第一源极405和它的接触件505。
[0042]如图1所示，在第一栅极407的一侧上形成第一间隔件301。在第一栅极407的相对侧上形成第二间隔件303。第一源极405和第一栅极407被第一间隔件301隔开。漏极409和第一栅极407被第二间隔件303隔开，并且在第二间隔件303和漏极409之间形成第一氧化物层412。在一些实施例中，第一氧化物层412是保护介电层。如图1所示，使用第一氧化物层412来覆盖第一栅极407的顶面的一部分和第二 PDD区304的顶面的一部分，从而防止在第一栅极407处形成硅化物。
[0043]第二 ρ型DMOS晶体管103包括第二栅极408和它的接触件508、漏极409和它的接触件509、第二源极406和它的接触件506。第二 ρ型DMOS晶体管103与第一 ρ型DMOS晶体管101结构相同，因此本文不再详细论述以避免重复。
[0044]在ρ型双扩散(PDD)区中形成以上所描述的漏极和源极区405、406和409。具体而言，在第一 PDD区302中形成第一源极405。在第二 PDD区304中形成漏极409。在第三PDD区306中形成第二源极406。在高电压η型阱(HVNW)区202中形成I3DD区302、304、306。在衬底102中形成HVNW区202。
[0045]根据一些实施例，第一 I3DD区302和第三TOD区306可以用作轻掺杂扩散(LDD)区。第一 PDD区302和第三PDD区306形成在栅极/源极边缘附近并且有助于减弱电场从而使得MOS晶体管能够处理高电压。第二 TOD区304可以起扩散区的作用。
[0046]图1示出的TOD区的一个有利特点是通过使用PDD区302和306来替代传统的LDD区，从而节省了用于制造LDD区的额外的掩模。因此，降低了成本并且改善了图1示出的非对称P型DMOS晶体管100的可靠性。
[0047]非对称ρ型DMOS晶体管100可以进一步包括第一 ρ型阱(PW)区204和第二 PW区206。在衬底102上方形成PW区204和206。图1进一步示出具有ρ型掺杂物的第一衬底接触区401和连接至第一 PW区204的第一衬底接触区401的端部501，以及具有ρ型掺杂物的第二衬底接触区402和它的端部502。衬底接触区可以进一步连接至地面从而可以避免衬底效应。而且，非对称P型DMOS晶体管100可以进一步包括具有η型掺杂物的第一阱接触区403和它的端部503，以及具有η型掺杂物的第二阱接触区404和它的端部504。两个阱接触区都连接至HVNW202。应该注意，端部503和504通常被认为是非对称ρ型DMOS晶体管100的块状接触件。
[0048]如图1所示，在PDD区中形成非对称P型DMOS晶体管100的漏极和源极区。PDD区302、304和306具有相同的离子注入深度。PDD区的离子注入深度被限定为Hl (如图1所示)。根据一些实施例，Hl是在约0.2μπι至约4μπι的范围。
[0049]本领域技术人员将认识到，图1示出理想的轮廓。在后续的制造工艺之后可以改变TOD区的尺寸。图1示出的Hl用于示出各种实施例的发明方面。本发明不限于TOD区的任何具体的尺寸。
[0050]非对称ρ型DMOS晶体管100可以进一步包括位于漏极、源极和栅极区上方的多个硅化物区。以下参考图2-图15来描述上述结构的详细的制造工艺。
[0051]图2-图15示出根据本发明的各种实施例制造图1示出的非对称P型DMOS晶体管的中间步骤的截面图。
[0052]图2示出根据本发明的各种实施例衬底的截面图。衬底102是由硅形成，但是还可以由其他III族、IV族和/或V族元素形成，诸如硅、锗、镓、砷和它们的组合。
[0053]如同本领域技术人员所知，注入步骤中掺杂原子的使用可以形成具有特定导电类型的衬底102。根据不同的应用，衬底102可以是η型或ρ型。在一些实施例中，衬底102是P型衬底。可以将诸如硼、镓和/或铟等合适的P型掺杂物注入到衬底102中。可选地，衬底102是η型衬底。可以将磷和/或砷等合适的η型掺杂物注入到衬底102中。在图2-15所示的实施例中，衬底102是ρ型衬底。
[0054]图3示出根据本发明的各种实施例在衬底中形成多个隔离区之后图2示出的衬底的截面图。隔离区312可以是浅沟槽隔离(STI)区，如本领域技术人员可知，可以通过蚀刻衬底102以形成沟槽和用介电材料填充沟槽来形成隔离区。例如，可以用诸如氧化物材料和/或高密度等离子体(HDP)氧化物等介电材料来填充隔离区312。使用诸如化学汽相沉积(CVD)等合适的半导体沉积技术来形成介电材料。
[0055]诸如化学机械抛光(CMP)工艺的平坦化工艺可以应用到衬底102的顶面，从而可以去除多余的介电材料。在CMP工艺中，蚀刻材料和磨损材料的组合接触衬底102的顶面，并且研磨焊盘(未示出)用于磨掉形成在衬底102上的多余的介电材料直至暴露衬底102的顶面。[0056]图4示出根据本发明的各种实施例在将离子注入工艺应用到衬底之后图3示出的半导体器件的截面图。通过诸如离子注入工艺的合适的半导体掺杂技术来形成高电压η型阱(HVNW)区202。在一些实施例中，将诸如磷和/或砷等合适的η型掺杂物注入到衬底102中以形成HVNW区202。
[0057]在一些实施例中，HVNW区202的掺杂浓度是在约I X 1015/cm3至约I X IO1Vcm3的范围。通过控制离子注入能量，掺杂物可以穿透衬底102的顶面和隔离区312。可以相应地调整HVNW区202的深度。在一些实施例中，图4所示的深度被限定为Dl，其在约2 μ m至约5 μ m的范围。
[0058]图5示出根据本发明的各种实施例在将另一离子注入工艺应用到衬底之后图4所示的半导体器件的截面图。通过诸如离子注入工艺的合适的半导体掺杂技术来形成第一P型阱(PW)区204和第二 PW区206。在一些实施例中，将诸如硼、镓和/或铟等合适的P型掺杂物注入到衬底102中以形成第一 PW区204和第二 PW区206。如图5所示，在HVNW202的一侧上形成第一 PW区204。在与第一 PW区204相对的HVNW202的另一侧上形成第二 PW区 206。
[0059]在一些实施例中，第一 PW区204和第二 PW区206的掺杂浓度在约I X 1015/cm3至约IXlO1Vcm3的范围。通过控制离子注入能量，可以相应调整第一 PW区204和第二 PW区206的深度。在一些实施例中，如图5所示，第一 PW区204和第二 PW区206的深度分别被限定为DPl和DP2，其都处于约0.4 μ m至约5 μ m的范围。
[0060]图6示出根据本发明的各种实施例在将离子注入工艺应用到HVNW区之后图5示出的半导体器件的截面 图。通过诸如离子注入工艺的合适的半导体掺杂技术来形成第一PDD区302、第二 TOD区304和第三TOD区306。在一些实施例中，将诸如硼、镓和/或铟等合适的P型掺杂物注入到HVNW区202中以形成第一 PDD区302、第二 PDD区304和第三TOD区306。如图6所示，在第一 I3DD区302和第三I3DD区306之间形成第二 I3DD区304。
[0061]在一些实施例中，第一 I3DD区302、第二 PDD区304和第三PDD区306的掺杂浓度处在约I X IO1Vcm3至约I X IO1Vcm3的范围。通过控制离子注入能量，可以相应地调整第一PDD区302、第二 PDD区304和第三PDD区306的深度。在一些实施例中，如图6所示，第一PDD区302、第二 PDD区304和第三PDD区306的深度被限定为Hl。Hl处于约0.2 μ m至约4μπ?的范围。
[0062]图7示出根据本发明的各种实施例在衬底上方形成栅极介电层之后图6示出的半导体器件的截面图。在半导体器件的顶面上形成栅极介电层703。
[0063]栅极介电层703可以由诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮的氧化物、它们的组合等等的介电材料形成。栅极介电层703可以具有大于约4的相对介电常数值。这样的材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、它们的组合等等。
[0064]在其中栅极介电层703包含氧化物层的实施例中，可以使用四乙基原硅酸盐(TEOS)和氧作为前体通过等离子体增强CVD (PECVD)工艺形成栅极介电层703。根据一个
实施例，栅极介电层703的厚度可以在约8 A至约200Α的范围。
[0065]图8示出根据本发明的各种实施例在栅极介电层上方形成多个栅电极之后图7示出的半导体器件的截面图。在栅极介电层703上方沉积栅电极802和804。
[0066]栅电极802和804可以包括导电材料，诸如金属(例如，钽、钛、钥、鹤、钼、招、铪、钌)、金属娃化物(例如，娃化钛、娃化钴、娃化镍、娃化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂的多晶硅、其他导电材料和/或它们的组合等等。
[0067]在其中栅电极802和804由多晶硅形成的实施例中，通过低压化学汽相沉积
(LPCVD)沉积掺杂或无掺杂多晶硅来形成厚度为约.400A至约2400A范围的栅电极802
和804。在沉积掺杂或无掺杂多晶硅之后，可以使用蚀刻工艺来限定栅电极802和804。在蚀刻工艺之后可以去除未被栅电极802和804覆盖的栅极介电层703的部分。如图8所示，在栅极介电层702和704上方分别形成栅电极802和804。
[0068]图9示出根据本发明的各种实施例在衬底上方形成多个间隔件之后图8所示的半导体器件的截面图。通过在栅电极802和804上方覆盖式沉积一个或多个间隔层(未示出)来形成间隔件301、303、305和307。间隔件301、303、305和307可以包括诸如SiN、氮氧化物、SiC, SiON和/或氧化物等合适的介电材料。
[0069]图10示出根据本发明的各种实施例在衬底上方形成漏极/源极区之后图9所示的半导体器件的截面图。根据一些实施例，通过注入合适的掺杂物来形成漏极/源极区(例如，漏极/源极区409)、阱接触区(例如，阱接触区403和404)和衬底接触区(例如，衬底接触区401和402)。在一些实施例中，将诸如磷和/或砷等η型掺杂物注入衬底接触区401和402、漏极/源极区405、406和409。
[0070]根据一些实施例，漏极/源极区(例如，漏极/源极区112)的掺杂密度处于约IXlO1Vcm3至IXlO2Vcm3的范围。漏极/源极区的离子注入深度被限定为DSl (如图10所示)。DSl是在约0.02μπι至约0.2μπι的范围。
[0071]图11示出根据本发明的各种实施例在衬底上方形成保护介电层之后图10所示的半导体器件的截面图。保护介电层412和414可以包括诸如氧化物、氮化物或者SiON的介电材料。使用诸如CVD、LECVD、PECVD等等的合适的半导体沉积技术来沉积保护介电层412和 414。
[0072]图12示出根据本发明的各种实施例在漏极/源极区、阱接触区、衬底接触区和栅极区上方形成硅化物区之后图11示出的半导体器件的截面图。通过自对准多晶硅化物工艺来形成硅化物区1202。在自对准多晶硅化物工艺中，在具有暴露的漏极/源极和栅电极区的半导体晶圆上方覆盖式沉积薄的金属层。然后晶圆经历一个或多个退火步骤。退火工艺使得金属选择性地与源极/漏极区和栅电极的暴露的硅反应，从而在漏极/源极区和栅电极上方形成金属硅化物区。由于硅化物层仅形成在金属材料与漏极/源极区和栅电极的硅直接接触的位置，所以该工艺被称为自对准硅化工艺。
[0073]在一些实施例中，硅化物区1202包括与硅反应的金属，诸如钛、钼、钴等。然而，还可以使用诸如锰、钯等的其他金属。
[0074]图13示出根据本发明的各种实施例在半导体器件上形成多膜层之后图12示出的半导体器件的截面图。多膜层1302可以包括接触蚀刻终止层(CESL)和介电层。CESL层可以包括通常使用的介电材料，诸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它们的组合和它们的多层。通过诸如溅射、CVD等合适的沉积技术在半导体器件上方沉积CESL层。
[0075]在CESL层上方沉积介电层。介电层可以是具有例如小于约3.5的介电常数的低k介电层。介电层还可以包括诸如氮化硅、氮氧化硅、高k电介质、低k电介质、CVD多晶硅或者其他电介质的材料的组合。可以使用诸如溅射、CVD等合适的沉积技术来沉积介电层。[0076]图14示出根据本发明的各种实施例将各向异性蚀刻工艺应用到半导体器件的介电层和CESL层之后图13示出的半导体器件的截面图。通过蚀刻介电层来形成多个开口1402。在CESL层的帮助下，更加精确地控制多膜层1302的蚀刻。还去除开口 1402中的CESL层和介电层，暴露位于诸如漏极/源极区的各种区上方的下面的硅化物区。
[0077]图15示出根据本发明的各种实施例在金属材料填充半导体器件的开口之后图14示出的半导体器件的截面图。包括钨、钛、铝、铜和/或它们的任何组合的金属材料填充在开口中，从而形成接触插件。
[0078]图16示出根据本发明的各种实施例包括I3DD区的延伸的漏极MOS (EDMOS)晶体管的简化了的截面图。除了在延伸的漏极P型MOS晶体管中使用TOD区之外，半导体器件1600的结构类似于图15示出的半导体器件1500的结构。具体而言，图16示出两个STI结构1602和1604用于延伸MOS晶体管的漏极。EDMOS晶体管是本领域已知的。本文不再详细论述EDMOS晶体管的具体结构以避免不必要的重复。
[0079]图17示出根据本发明的各种实施例单独的非对称P型DMOS晶体管的简化了的截面图。除了在单独的非对称P型DMOS晶体管中使用PDD区之外，半导体器件1700的结构类似于图15所示的半导体器件1500的结构。具体而言，图17示出η型埋置层(NBL)区1702用于在衬底和MOS晶体管之间提供隔离。具有单独的MOS晶体管的一个有利特点是NBL区1702有助于降低噪音从而相应地改善了半导体器件1700的性能。
[0080]单独的非对称ρ型DMOS晶体管在本领域是已知的。本文不再详细论述单独的非对称P型DMOS晶体管的具体结构以避免不必要的重复。
[0081]图18示出根据本发明的各种实施例另一单独的非对称P型DMOS晶体管的简化了的截面图。除了通过多个高电压P型阱(HVNW)区1802、1804和1806取代PDD区302、304和306 (图17示出)之外，半导体器件1800的结构类似于图17示出的半导体器件1700的结构。半导体器件1800的工作原理类似于半导体器件1700的工作原理，因此本文不再论述。
[0082]图19示出根据本发明的各种实施例又一单独的非对称P型DMOS晶体管的简化了的截面图。除了在单独的延伸漏极P型MOS晶体管中使用PDD区之外，半导体器件1900的结构类似于图17示出的半导体器件1700的结构。单独的延伸漏极ρ型MOS晶体管是本领域已知的。本文不再详细论述延伸漏极P型MOS晶体管的详细结构以避免不必要的重复。
[0083]图20示出根据本发明的各种实施例又一单独的非对称P型DMOS晶体管的简化了的截面图。除了在单独的延伸漏极P型MOS晶体管中使用PDD区之外，半导体器件2000的结构类似于图18示出的半导体器件1800的结构。单独的延伸漏极ρ型MOS晶体管在本领域是已知的。本文不再详细论述延伸的漏极P型MOS晶体管的详细结构以避免不必要的重复。
[0084]图21-图33示出根据本发明的各种实施例制造非对称η型DMOS晶体管的中间步骤的截面图。
[0085]图21示出根据本发明的各种实施例衬底的截面图。衬底102是由硅形成，但是也可以由其它的III族、IV族和/或V族元素形成，诸如硅、锗、镓、砷和它们的组合。
[0086]如同本领域技术人员所知，注入步骤中掺杂原子的使用可以形成具有特定导电类型的衬底102。根据不同的应用，衬底102可以是η型或ρ型。在一些实施例中，衬底102是P型衬底。将诸如硼、镓和/或铟等合适的P型掺杂物注入到衬底102中。可选地，衬底102是η型衬底。将诸如磷和/或砷等合适的η型掺杂物注入到衬底102中。在一些实施例中，衬底102是ρ型衬底。
[0087]图22示出根据本发明的各种实施例将离子注入工艺应用到衬底之后图21示出的半导体器件的截面图。通过诸如离子注入工艺的合适的半导体掺杂技术来形成η型埋置层(NBL)区2202。可选地，可以通过扩散工艺形成NBL区2202。在一些实施例中，将诸如磷和/或砷等合适的η型掺杂物注入到衬底102中以形成NBL区2202。
[0088]在一些实施例中，NBL区202的掺杂浓度是在约I X IO1Vcm3至约I X IO19Cm3的范围。通过控制离子注入能量，可以相应地调整NBL区2202的深度。在一些实施例中，图22所示的深度被限定为NI。深度NI是在约0.01 μ m至约0.Ιμπι的范围。
[0089]图23示出根据本发明的各种实施例将外延生长工艺应用到衬底之后图22所示的半导体器件的截面图。从NBL区2202生长ρ型外延层2302。可以通过使用诸如CVD、超高真空化学汽相沉积(UHV-CVD)等任何合适的半导体制造工艺来实施ρ型外延层2302的外延生长。
[0090]图24示出根据本发明的各种实施例在衬底中形成多个隔离区之后衬底的截面图。隔离区312可以是浅沟槽隔离(STI)区，并且可以通过蚀刻ρ型外延层2302以形成沟槽然后用本领域已知的介电材料填充沟槽来形成隔离区。例如，可以用诸如氧化物材料和/或高密度等离子体(HDP)氧化物等介电材料来填充隔离区312。使用诸如溅射和/或CVD等合适的半导体沉积技术来形成介电材料。
[0091]图25示出根据本发明的各种实施例在将离子注入工艺应用到衬底之后图24示出的半导体器件的截面图。在NBL区2202上方形成ρ型埋置层(PBL)区2502。通过诸如离子注入工艺的合适的半导体掺杂技术来形成PBL区2502。可选地，可以通过扩散工艺形成PBL区2502。在一些实施例中，将诸如硼、铟和/或氟等合适的P型掺杂物注入到P型外延层2302以形成PBL区2502。
[0092]在一些实施例中，PBL区2502的掺杂浓度是在约I X IO1Vcm3至约I X IO19Cm3的范围。通过控制离子注入能量，可以相应地调整PBL区2502的深度。根据一些实施例，图25中的深度被限定为Pl。Pl是在约2μπι至约5μπι的范围。
[0093]图26示出根据本发明的各种实施例将另一离子注入工艺应用到外延层之后图25示出的半导体器件的截面图。通过诸如离子注入工艺的合适的半导体掺杂技术来形成高电压P型阱(HVPW)区2602。在一些实施例中，将诸如硼和/或氟等的合适的P型掺杂物注入到外延层2302中以形成HVPW区2602。
[0094]在一些实施例中，HVPW区2602的掺杂浓度是在约I X 1015/cm3至约I X IO1Vcm3的范围。通过控制离子注入能量，可以相应地调整HVPW区2602的深度。在一些实施例中，HVPff区2602的离子注入深度是在约0.4 μ m至约5 μ m的范围。
[0095]图27示出根据本发明的各种实施例将另一离子注入工艺应用到HVPW区之后图26示出的半导体器件的截面图。通过诸如离子注入工艺的合适的半导体掺杂技术来形成多个HVNW区2701、2703、2705、2707和2709。在一些实施例中，将诸如磷和/或砷等合适的η型掺杂物注入到HVPW区2602中以形成多个HVNW区。
[0096]在一些实施例中，多个HVNW区的掺杂浓度是在约I X IO1Vcm3至约I X IO1Vcm3的范围。通过控制离子注入能量，可以相应地调整多个HVNW区的深度。在一些实施例中，多个HVNW区的离子注入深度是在约0.4μπι至约5μπι的范围。
[0097]图28-图33示出根据本发明的各种实施例形成PW区、栅极介电层、栅电极、间隔件、漏极/源极区和保护介电层的制造步骤。这些制造步骤可以类似于图5、图7-图12示出的制造步骤，因此不再详细论述以避免不必要的重复。
[0098]图34示出根据本发明的各种实施例另一非对称η型DMOS晶体管的简化了的截面图。除了分别通过NDD区3203、3205和3207来取代图33示出的HVNW区2703、2705和2707之外，半导体器件3400的结构类似于半导体器件3300的结构。半导体器件3400的工作原理类似于半导体器件3300的工作原理，因此不再详细论述。
[0099]图35不出根据本发明的各种实施例又一非对称η型DMOS晶体管的简化了的截面图。除了采用两个STI区1602和1604来延伸半导体器件3500的漏极之外，半导体器件3500的结构类似于半导体器件3300的结构。延伸漏极MOS晶体管的工作原理是已知的，因此本文不再详细论述。
[0100]图36不出根据本发明的各种实施例又一非对称η型DMOS晶体管的简化了的截面图。半导体器件3600的结构类似于半导体器件3400的结构，因此不再详细论述。
[0101]根据一个实施例，一种装置包括具有第一导电性的衬底，形成在衬底中的第一阱，其中第一阱具有第二导电性，形成在第一阱中的第一双扩散区，其中第一双扩散区具有第一导电性，以及形成在第一阱中的第二双扩散区，其中第二双扩散区具有第一导电性。
[0102]该装置进一步包括形成在第一双扩散区中的第一漏极/源极区，其中第一漏极/源极区具有第一导电性，形成在第一阱上方的第一栅电极，形成在第一栅电极的第一侧上的第一间隔件，其中第一间隔件位于第一漏极/源极区和第一栅电极之间，形成在第一栅电极的第二侧上的第二间隔件，形成在第二双扩散区中的第二漏极/源极区，以及形成在第二漏极/源极区和第二间隔件之间的第一氧化物保护层。
[0103]根据另一实施例，一种器件包括第一晶体管和第二晶体管。第一晶体管包括形成在第一双扩散区中的第一源极，其中第一双扩散区形成在衬底上方的第一阱中，形成在第二双扩散区中的共用漏极，其中第二双扩散区形成在第一阱和第一栅极结构中。
[0104]第一栅极结构包括形成在第一源极和共用漏极之间的第一栅电极，形成在第一源极和第一栅电极之间的第一间隔件，以及形成在第一间隔件的相对侧上的第二间隔件，其中第一氧化物层形成在第二间隔件和共用漏极之间。
[0105]第二晶体管包括形成在第三双扩散区中的第二源极，其中第三双扩散区形成在第一阱、共用漏极和第二栅极结构中。
[0106]第二栅极结构包括形成在第二源极和共用漏极之间的第二栅电极，形成在第二源极和第二栅电极之间的第三间隔件，以及位于第三间隔件相对侧上的第四间隔件，其中第二氧化物层形成在第四间隔件和共用漏极之间。
[0107]根据又一实施例，一种方法包括提供具有第一导电类型的衬底，将离子注入到衬底中以形成具有第二导电类型的第一阱区，将离子注入到第一阱区中以形成具有第一导电类型的第一双扩散区，以及将离子注入到第一阱区中以形成具有第一导电类型的第二双扩散区。
[0108]该方法进一步包括在第一讲区上方形成第一栅极,其中第一栅极位于第一双扩散区和第二双扩散区之间，在第一栅极的第一侧上形成第一间隔件，在第一栅极的第二侧上形成第二间隔件，形成具有第一类型的第一漏极/源极区，其中第一间隔件位于第一漏极/源极区和第一栅极之间，形成具有第一导电类型的第二漏极/源极区，以及在第二间隔件和第二漏极/源极区之间沉积第一氧化物层。
[0109]尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的构思和范围的情况下进行各种改变、替换和更改。
[0110]而且，本申请的范围并不打算限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。
【权利要求】
1.一种半导体器件，包括: 衬底，具有第一导电性； 第一阱，形成在所述衬底中，所述第一阱具有第二导电性； 第一双扩散区，形成在所述第一阱中，所述第一双扩散区具有所述第一导电性； 第二双扩散区，形成在所述第一阱中，所述第二双扩散区具有所述第一导电性； 第一漏极/源极区，形成在所述第一双扩散区中，所述第一漏极/源极区具有所述第一导电性； 第一栅电极，形成在所述第一讲上方； 第一间隔件，形成在所述第一栅电极的第一侧上，所述第一间隔件位于所述第一漏极/源极区和所述第一栅电极之间； 第二间隔件，形成在所述第一栅电极的第二侧上； 第二漏极/源极区，形成在所述第二双扩散区中；以及 第一保护介电层，形成在所述第二漏极/源极区和所述第二间隔件之间。
2.根据权 利要求1所述的半导体器件，其中， 所述第一漏极/源极区是源极；并且 所述第二漏极/源极区是漏极。
3.根据权利要求1所述的半导体器件，其中: 所述第一保护介电层是氧化物层。
4.根据权利要求1所述的半导体器件，其中: 所述第一双扩散区和所述第二双扩散区的离子注入深度在约0.2 μ m至约4 μ m的范围。
5.根据权利要求1所述的半导体器件，其中: 所述第一双扩散区和所述第二双扩散区的掺杂浓度在约I X IO1Vcm3至约IXlO1Vcm3的范围。
6.根据权利要求1所述的半导体器件，其中: 所述第一阱的掺杂浓度在约I X IO1Vcm3至约IXlO1Vcm3的范围内，并且所述第一阱的离子注入深度在约2 μ m至约5 μ m的范围内。
7.根据权利要求1所述的半导体器件，其中: 所述第一漏极/源极区和所述第二漏极/源极区的掺杂浓度在约I X IO1Vcm3至约IXlO2Vcm3的范围内，并且所述第一漏极/源极区和所述第二漏极/源极区的离子注入深度在约0.02 μ m至约0.2 μ m的范围内。
8.根据权利要求1所述的半导体器件，进一步包括: 第三双扩散区，形成在所述第一阱中，所述第三双扩散区具有第一导电性； 第三漏极/源极区，形成在所述第三双扩散区中，所述第三漏极/源极区具有所述第一导电性； 第二栅电极，形成在所述第一阱上方； 第三间隔件，形成在所述第二栅电极的第一侧上； 第二保护介电层，形成在所述第二漏极/源极区和所述第三间隔件之间；以及 第四间隔件，形成在所述第二栅电极的第二侧上，所述第四间隔件位于所述第三漏极/源极区和所述第二栅电极之间。
9.一种器件，包括: 第一晶体管，包括: 第一源极，形成在第一双扩散区中，所述第一双扩散区在衬底上方形成在第一讲中； 共用漏极，形成在第二双扩散区中，所述第二双扩散区形成在所述第一阱中；和 第一栅极结构，包括形成在所述第一源极和所述共用漏极之间的第一栅电极、形成在所述第一源极和所述第一栅电极之间的第一间隔件和位于所述第一间隔件的相对侧上的第二间隔件，其中在所述第二间隔件和所述共用漏极之间形成第一氧化物层；以及第二晶体管，包括: 第二源极，形成在第三双扩散区中，所述第三双扩散区形成在所述第一阱中； 所述共用漏极；和 第二栅极结构，包括形成在所述第二源极和所述共用漏极之间的第二栅电极、形成在所述第二源极和所述第二栅电极之间的第三间隔件和位于所述第三间隔件的相对侧上的第四间隔件，其中在所述第四间隔件和所述共用漏极之间形成第二氧化物层。
10.一种方法，包括: 提供具有第一导 电类型的衬底； 将离子注入到所述衬底中，以形成具有第二导电类型的第一阱区； 将离子注入到所述第一阱区中，以形成具有所述第一导电类型的第一双扩散区和具有所述第一导电类型的第二双扩散区； 在所述第一阱区上方形成第一栅极，其中所述第一栅极位于所述第一双扩散区和所述第二双扩散区之间； 在所述第一栅极的第一侧上形成第一间隔件并且在所述第一栅极的第二侧上形成第二间隔件； 形成具有所述第一导电类型的第一漏极/源极区，其中所述第一间隔件位于所述第一漏极/源极区和所述第一栅极之间，并且形成具有所述第一导电类型的第二漏极/源极区；以及 在所述第二间隔件和所述第二漏极/源极区之间沉积第一氧化物层。
【文档编号】H01L29/78GK103996680SQ201310201434
【公开日】2014年8月20日 申请日期:2013年5月27日 优先权日:2013年2月20日
【发明者】陈柏羽, 黄婉华, 陈晶盈, 吴国铭 申请人:台湾积体电路制造股份有限公司