绝缘栅双极晶体管及其制造方法
【专利摘要】一种绝缘栅双极晶体管及其制造方法，所述绝缘栅双极晶体管形成在半导体衬底上，包括位于半导体衬底表面的MOS结构和位于半导体衬底底部的PN结，若干位于半导体衬底底部的槽型结构，所述槽型结构贯穿半导体衬底底部的PN结的P区和N区，并将所述PN结分为多个区域；其中，所述槽型结构包括位于半导体衬底底部的金属块和位于金属块和半导体衬底之间的氧化层，金属块中的金属的功函数小于半导体衬底材料的功函数。所述槽型结构使得半导体衬底处PN结中电子电流和空穴电流的流向分布发生改变。于是可以通过调节槽型结构来调节半导体衬底内载流子的分布，从而优化绝缘栅双极晶体管的导通压降与关断时间的折衷关系。
【专利说明】绝缘栅双极晶体管及其制造方法
【技术领域】
[0001] 本发明涉及半导体【技术领域】，特别是涉及一种绝缘栅双极晶体管及其制作方法。
【背景技术】
[0002] IGBT (Insulated Gate Bipolar Transistor，绝缘栅双极晶体管）是由 M0S (metal-oxide-semiconductor，绝缘栅型场效应管）和位于M0S沟道下方的BJT (Bipolar Junction Transistor,双极型三极管）组成的复合全控型电压驱动式功率半导体器件。其 具有输入阻抗高、开关损耗小、速度快、电压驱动功率小等特点，广泛应用于高电压、高电 流、大功率和中高频率的场合。
[0003] 然而，由于IGBT衬底的PN结空穴注入机制的引入，IGBT也具有两个问题：
[0004] -、器件内部出现寄生晶闸管结构，一定条件下器件容易产生闩锁效应而失去控 制能力，减小了安全工作区，引起器件的失效；因此，IGBT衬底中PN结的设计与制备对器件 性能和可靠性能具有非常重要的影响。
[0005] 二、由于电导调制使N漂移区中存储了大量电子空穴对，关断时大量过剩载流子 需要一定时间才能完全抽取和复合，这会使得器件出现较长的电流拖尾，导致器件开关损 耗增加，工作频率比VDM0S减小了很多，限制了其在高频领域的应用。
[0006] 为了降低器件的开关损耗和提高闩锁电流，许多学者做了大量工作提 出了很多新型结构，如集电极短路结构（Collector-Short, CS)、透明集电极结构 (Transparent-Collector，TC)、场阻结构（Field Stop，FS)等。
[0007] 其中，CS-IGBT是在传统IGBT衬底集电极上引入N+短路区，所述N+短路区在关 断期间为漂移区过剩载流子的抽走提供了一条有效的通路，使得关断时间大大缩短。
[0008] TC-IGBT是把空穴注入效率降低到0. 5以下，使总电流中电子电流起主要作用，在 关断时，N区存储的过剩电子能透过集电区迅速流出，可实现快速关断。
[0009] FS-IGBT是在耐压层与集电区之间加入一个比N区宽度小而掺杂浓度更高的N+型 缓冲层，可使得电场强度在该层中迅速减小到零而达到电场中止，从而可以以较薄的耐压 层实现较大的击穿电压，使通态电阻降低和关断损耗减小。
[0010] 这些措施都在不同程度上优化了器件导通压降与关断损耗之间的矛盾关系，有效 地提高了器件的性能。
【发明内容】
[0011] 基于此，有必要针对器件导通压降与关断损耗之间的矛盾关系，提供一种新的解 决办法。
[0012] 为此，本发明的技术方案中提供了一种绝缘栅双极晶体管，所述绝缘栅双极晶体 管形成在半导体衬底上,包括位于半导体衬底表面的M0S结构和位于半导体衬底底部的PN 结，其特征在于，还包括：若干位于所述半导体衬底底部的槽型结构，所述槽型结构贯穿所 述半导体衬底底部的PN结的P区和N区，并将所述PN结分为多个区域；其中，所述槽型结 构包括位于所述半导体衬底底部的金属块和位于所述金属块和半导体衬底之间的氧化层， 所述金属块中的金属的功函数小于所述半导体衬底材料的功函数。
[0013] 可选的，所述槽型结构均为大小相同、形状相同的条形或者方形结构，在每个绝缘 栅双极晶体管中，所述槽型结构为完整的条形或者方形结构。
[0014] 可选的，所述槽型结构的宽度为Ι.Ομ--?4. Ομ--。
[0015] 可选的，所述槽型结构的深度为3μπι?7μπι。
[0016] 可选的，所述金属块中的金属为Α1。
[0017] 另外，本发明的技术方案中还提供了一种如上所述的绝缘栅双极晶体管的制造方 法，包括：
[0018] 在半导体衬底表面形成M0S结构；
[0019] 在所述半导体衬底的背面进行掺杂形成ΡΝ结；
[0020] 利用刻蚀工艺在所述半导体衬底的背面刻蚀若干沟槽，所述沟槽贯穿所述ΡΝ结 的Ρ区和Ν区，并将所述ΡΝ结分为多个区域；
[0021] 在所述沟槽的内壁形成氧化层；
[0022] 利用沉积工艺在所述沟槽内壁的氧化层上形成金属至填满所述沟槽，所述金属的 功函数小于半导体衬底材料的功函数。
[0023] 可选的，所述沟槽均为大小相同、形状相同的条形或者方形结构，在每个M0S结构 所对应的所述半导体衬底的背面刻蚀至少一个完整的条形或者方形结构的沟槽。
[0024] 可选的，所述沟槽的宽度为Ι.Ομ--?4. Ομ--。
[0025] 可选的，所述沟槽的深度为3 μ m?7 μ m。
[0026] 可选的，所述金属为Al。
[0027] 上述技术方案中，由于在半导体衬底底部的ΡΝ结中增加了所述槽型结构，所述槽 型结构使得半导体衬底处ΡΝ结中电子电流和空穴电流的流向分布发生改变。于是可通过 调整Ρ+区和槽型结构200的位置可以调节电子电流和空穴电流的流向分布，从而调节半导 体衬底内载流子的分布，从而优化绝缘栅双极晶体管的导通压降与关断时间的折衷关系。
【专利附图】
【附图说明】
[0028] 图1为现有技术中的C-IGBT的结构示意图。
[0029] 图2为本实施例提供的绝缘栅双极晶体管的结构示意图。
[0030] 图3为本实施例提供的绝缘栅双极晶体管中的槽型结构和半导体衬底Al-Si02-Si 界面处能带弯曲的示意图。
[0031] 图4为本实施例提供的绝缘栅双极晶体管中的槽型结构的个数对器件导通压降 和关断损耗的影响关系的不意图。
[0032] 图5为器件导通压降和关断损耗与槽型结构宽度Le的影响关系的示意图。
[0033] 图6为槽型结构深度对器件导通压降和关断损耗的影响关系的示意图。
【具体实施方式】
[0034] 为使本发明的目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具 体实施方式做详细介绍。
[0035] 如图1所示，为一般的C-IGBT (Conventional-IGBT，传统IGBT结构）的结构示 意图，如图2所示为本实施例提供的绝缘栅双极晶体管（EEC-IGBT，Electronic Enhance Collector IGBT，电子增强集电极结构）的结构示意图。图1中可见，一般的C-IGBT结构 由形成在半导体衬底100上的M0S结构35和形成在半导体衬底100底部的PN结25构成。 M0S结构35中M0S晶体管的栅极部分构成C-IGBT的门极30，M0S结构35中M0S晶体管的 源漏极部分构成C-IGBT的发射极20,半导体衬底100底部的PN结25的P区(最底部）构 成C-IGBT的集电极10。在C-IGBT结构中，在底部的PN结25中，电子电流和空穴电流方向 如图1中所示。
[0036] 图2中可见，本实施例中提供的绝缘栅双极晶体管除了包括形成在半导体衬底 100上的一般的C-IGBT的集电极10、发射极20和门极30,还包括若干位于所述半导体衬底 100底部的槽型结构200。所述槽型结构200贯穿所述半导体衬底200底部的PN结25的 P区和N区，并将所述PN结25分为多个区域。
[0037] 所述槽型结构200包括位于所述半导体衬底100底部的金属块220和位于所述金 属块220和所述半导体衬底100之间的氧化层210,所述金属块220中的金属的功函数小于 所述半导体衬底100材料的功函数。在本实施例中，所述金属为A1。在其它实施方式中，所 述金属还可为掺杂多晶硅。
[0038] 如图2所示，本实施例提供的绝缘栅双极晶体管中，由于在半导体衬底100底部的 PN结25中增加了所述槽型结构200,所述槽型结构200使得PN结25中电子电流和空穴电 流的流向分布发生改变。于是通过调整槽型结构200的形状、大小、位置等条件可以调节电 子电流和空穴电流的流向分布，从而调节半导体衬底200处PN结25的注入效率，从而优化 绝缘栅双极晶体管的导通压降与关断时间的折衷关系。
[0039] 图3为在本实施例提供的绝缘栅双极晶体管的集电极10加上一定正电压后，槽型 结构200和半导体衬底Al-Si02-Si界面处能带弯曲的示意图。如图中所示，集电极10加 上一定正电压后，槽型结构200和半导体衬底的Al-Si0 2-Si界面处形成一电势差，能带向 下弯曲。
[0040] 在器件导通时，半导体衬底100的PN结25的P区向N型漂移区注入大量的空穴， 同时半导体衬底1〇〇表面的M0S晶体管中的沟道向N型漂移区注入电子，在N型漂移区形 成大量的电子空穴对，发生电导调制效应。由于集电极电压的存在，在N型衬底与Si0 2界面 处产生一定的势垒差，使N型漂移区界面处聚集了大量电子，产生电子增强效应，称该区域 为电子增强区。这种电子增强效应使N型漂移区内部载流子浓度增大，电导调制效应增强， 从而降低器件的导通压降。
[0041] 在器件关断时，半导体衬底100表面的M0S晶体管部分的电子电流迅速关断，N型 漂移区内的过剩载流子需要通过衬底PN结的抽取而消失，形成关断拖尾电流，关断过程中 集电极会承受一定的耐压，将在P型衬底与Si0 2界面处产生一定的势垒差，使电子从N型 漂移区到衬底P区的电子势垒降低，相当于为过剩载流子提供了一个有效的通道，加快了 过剩载流子的抽取，使器件的拖尾电流时间减短，从而提高了器件的关断速度，降低了器件 的关断损耗。
[0042] 本实施例中所提供的绝缘栅双极晶体管中的槽型结构200的个数N、宽度Le以及 深度De等参数对绝缘栅双极晶体管的导通压降和关断损耗的折衷关系具有关键的作用。 针对这三个参数，发明人做了一系列的仿真研究，以下结合图2和图4至图6,以及表1具体 介绍如下：
[0043] 其中，如下所示的表1中为所述绝缘栅双极晶体管的仿真条件。
[0044] 表1本实施例中提供的绝缘栅双极晶体管的仿真条件
[0045]
【权利要求】
1. 一种绝缘栅双极晶体管，所述绝缘栅双极晶体管形成在半导体衬底上，包括位于半 导体衬底表面的MOS结构和位于半导体衬底底部的PN结，其特征在于，还包括：若干位于 所述半导体衬底底部的槽型结构，所述槽型结构贯穿所述半导体衬底底部的PN结的P区和 N区，并将所述PN结分为多个区域；其中，所述槽型结构包括位于所述半导体衬底底部的金 属块和位于所述金属块和所述半导体衬底之间的氧化层，所述金属块中的金属的功函数小 于所述半导体衬底材料的功函数。
2. 根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述槽型结构均为大小相 同、形状相同的条形或者方形结构，在每个绝缘栅双极晶体管中，所述槽型结构为完整的条 形或者方形结构。
3. 根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述槽型结构的宽度为 1. Ο μ m ~ 4. Ο μ m。
4. 根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述槽型结构的深度为 3 μ m ?7 μ m〇
5. 根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述金属块中的金属为A1。
6. -种如权利要求1所述的绝缘栅双极晶体管的制造方法，其特征在于，包括： 在半导体衬底表面形成MOS结构； 在所述半导体衬底的背面进行掺杂形成PN结； 利用刻蚀工艺在所述半导体衬底的背面刻蚀若干沟槽，所述沟槽贯穿所述PN结的P区 和N区，并将所述PN结分为多个区域； 在所述沟槽的内壁形成氧化层； 利用沉积工艺在所述沟槽内壁的氧化层上形成金属至填满所述沟槽，所述金属的功函 数小于半导体衬底材料的功函数。
7. 根据权利要求6所述的制造方法，其特征在于，所述沟槽均为大小相同、形状相同的 条形或者方形结构，在每个MOS结构所对应的所述半导体衬底的背面刻蚀沟槽为完整的条 形或者方形结构。
8. 根据权利要求6所述的制造方法，其特征在于，所述沟槽的宽度为Ι.Ομπι? 4· 0 μ m〇
9. 根据权利要求6所述的功率半导体器件，其特征在于，所述沟槽的深度为3μπι? 7 μ m〇
10. 根据权利要求6所述的功率半导体器件，其特征在于，所述金属为Al。
【文档编号】H01L29/06GK104299990SQ201310307187
【公开日】2015年1月21日 申请日期:2013年7月19日 优先权日:2013年7月19日
【发明者】钟圣荣, 王根毅, 邓小社 申请人:无锡华润上华半导体有限公司