包括具有底部氧化物衬垫和上氮化物衬垫的浅沟槽隔离(sti)区域的电子器件和相关方法

包括具有底部氧化物衬垫和上氮化物衬垫的浅沟槽隔离(sti)区域的电子器件和相关方法
【专利摘要】一种电子器件可以包括衬底、覆盖衬底的掩埋氧化物(BOX)层、覆盖BOX层的至少一个半导体器件和在衬底中并且与至少一个半导体器件相邻的至少一个浅沟槽隔离(STI)区域。至少一个STI区域与衬底限定侧壁表面并且可以包括对侧壁表面的底部分加衬的氧化物层、对侧壁表面的在底部分以上的上部分加衬的氮化物层和在氮化物与氧化物层之间的绝缘材料。
【专利说明】包括具有底部氧化物衬垫和上氮化物衬垫的浅沟槽隔离(STI)区域的电子器件和相关方法
【技术领域】
[0001]本发明涉及电子器件领域，并且更具体地涉及半导体器件和相关方法。
【背景技术】
[0002]超薄本体和掩埋氧化物(BOX)器件(UTBB)是有吸引力的器件结构，因为它们可以允许提高的半导体器件缩放。UTBB通常包括作为沟道区域的超薄Si本体，该Si本体是全耗尽的并且有益于短沟道效应(SCE)控制。另外，就更薄BOX(约25nm或者更薄)而言，与具有更厚Β0Χ(多于50nm)的ETS0I (极薄绝缘体上硅)器件比较，UTBB提供更佳缩放能力和用于通过施加合理反向偏置来调节阈值电压(Vt)的能力。
[0003]浅沟槽隔离(STI)区域通常在UTBB器件中用来相互电隔离半导体器件(例如场效应晶体管(FET))。然而就超薄层而言，典型处理操作可能在STI区域的界面引起断片(divot)，这些断片可能造成器件源极/漏极区域到Si衬底短接。
[0004]各种方式已经一般用于增强STI隔离结构。在Anderson等人的第2012/0119296号公开美国专利中阐述一个这样的示例，该专利涉及沟槽生成的晶体管结构，其中晶体管的源极和漏极由绝缘体上硅(SOI)晶片的操纵衬底的半导体材料中的掺杂区域限定。栅极电极可以由SOI晶片的半导体层限定，该半导体层被绝缘层从操纵衬底分离。
[0005]尽管存在这样的配置，特别是在比如在UTBB器件中使用相对小的尺度时对于STI区域可能仍然希望进一步增强。

【发明内容】

[0006]鉴于前文，本发明的目的是提供一种具有在浅沟槽隔离(STI)区域与对应半导体器件之间的增强的界面特性的电子器件。
[0007]这一目的和其它目的、特征及优点由一种电子器件提供，该电子器件可以包括衬底、覆盖衬底的掩埋氧化物(BOX)层、覆盖BOX层的至少一个半导体器件和在衬底中并且与至少一个半导体器件相邻的至少一个浅沟槽隔离(STI)区域。至少一个STI区域与衬底限定侧壁表面并且可以包括对侧壁表面的底部分加衬的氧化物层、对侧壁表面的在底部分以上的顶部部分加衬的氮化物层和在氮化物和氧化物层内的绝缘材料。因而，STI区域可以有利地减少在SIT区域与对应半导体器件之间的界面电短接的可能性。
[0008]更具体而言，例如氮化物层可以包括氮化硅(SiN)层，并且氧化物层可以包括氧化铪(Hf02)层。氮化物层可以在BOX层以上延伸，并且氧化物层可以在至少一个半导体器件以下终止。此外，绝缘材料可以不同于氮化物和氧化物层。举例而言，绝缘材料可以包括二氧化硅(Si02)。
[0009]至少一个半导体器件可以例如包括至少一个场效应晶体管晶体管(FET)。更具体而言，至少一个FET可以包括凸起的源极和漏极区域和在它们之间的沟道区域。另外，至少一个STI区域可以在至少一个半导体器件的相对侧上包括多个STI区域。[0010]一种用于制作电子器件的方法可以包括在衬底中形成至少一个STI区域，该衬底具有覆盖衬底的BOX层。这可以通过至少以下操作来完成:在衬底中形成沟槽从而与衬底形成侧壁表面，用氧化物层对侧壁表面的底部分加衬，用氮化物层对侧壁表面的在底部分以上的顶部分加衬，并且在氮化物和氧化物层内沉积绝缘材料。该方法还可以包括形成与至少一个STI区域相邻的覆盖BOX层的至少一个半导体器件。
【专利附图】

【附图说明】
[0011]图1是包括增强的STI区域的根据本发明的电子器件的示意截面图。
[0012]图2是图示用于制作图1的电子器件的方法的流程图。
[0013]图3-图10是更具体图示用于制作图1的电子器件的方法步骤的系列示意截面图。
[0014]图11是与图3-图10中所示方法步骤对应的流程图。
【具体实施方式】
[0015]现在下文将参照附图更完全描述本发明，在附图中示出本发明的优选实施例。然而本发明可以用许多不同形式来体现而不应解释为限于这里阐述的实施例。实际上，提供这些实施例使得本公开内容将透彻而完整并且将向本领域技术人员完全传达本发明的范围。相似标号全篇指代相似单元。
[0016]首先参照图1，先描述电子器件30。在所示示例中，电子器件30是UTBB结构，该UTBB结构示例地包括衬底31、覆盖衬底的掩埋氧化物层32和覆盖BOX层的一个或者多个半导体器件33。在所示示例中，衬底31是硅衬底，但是也可以在不同实施例中使用其它适当衬底(例如锗、SiGe等)。另外，本例中的半导体器件33是包括凸起的源极和漏极区域34、35以及栅极36的场效应晶体管(FET)。在典型实现方式中，如以下将进一步讨论的那样，被STI区域37相互分离的多个半导体器件33(例如FET)可以形成于UTBB晶片上。凸起的源极和漏极区域34、35可以是各种类型，诸如本征硅、原位硼掺杂SiGe、原位磷掺杂Si/SiC 等。
[0017]栅极36示例地包括覆盖沟道层41的栅极绝缘层40和覆盖栅极绝缘层的栅极电极42。栅极接触43覆盖栅极电极层42。电介质侧壁间隔物44如图所示与栅极接触层43相邻。相应源极和漏极硅化物区域70、71以及接触46、47在凸起的源极和漏极区域34、35上。
[0018]作为背景，由于相对薄的BOX层32，UTBB器件原本可能易受在CMOS器件制造中使用的HF清理所影响。更具体而言，STI区域37由绝缘体38(诸如二氧化硅(Si02))填充，该绝缘体可能在HF清理等期间凹陷，从而在STI区域和源极/漏极区域34、35的界面产生断片。这可能引起从源极/漏极区域34、35到衬底31短接。例如，在沉积用于源极和漏极接触46、47的娃化物区域70、71时，娃化物凝聚可能出现于断片内，这可能引起短接。另一潜在短接原因是由于形成凸起的源极和漏极区域34、35而在断片中过量生长外延硅。又一潜在短接原因可能是向断片中延续的用于接触46、47的源极/漏极接触材料的过量蚀刻/沉积。
[0019]已经尝试的用于减少这一类短接的一种技术是形成鲁棒STI衬垫。结晶的氧化铪(HfO2) STI衬垫是已经使用的一种材料。这一材料具有对许多湿法蚀刻剂的强抗性，并且也强到足以在退火时在接触蚀刻过程期间阻止干法反应离子蚀刻(RIE)材料。然而常规方式是沉积Hf02衬垫、然后用绝缘体(诸如Si02)填充STI区域37。另外，这一过程可能不稳定，并且它也可能对后续化学机械抛光/平坦化(CMP)步骤太敏感。
[0020]还参照图2，先描述用于制作UTBB电子器件30的示例方式。参照流程图100，从块101开始，该方法主要包括:在块102通过在衬底32中形成沟槽62 (见图4)来形成STI区域37从而与衬底和BOX层32限定侧壁表面；以及在块103用氧化物层53 (例如Η--2)给侧壁表面的底部分50加衬。该方法还示例地包括:在块104用氮化物层51 (例如SiN)给侧壁表面的在底部分50以上的顶部分52加衬；以及在块105在氮化物和氧化物层内沉积绝缘材料38。该方法还包括:在块106形成与STI区域37相邻的覆盖BOX层32的半导体器件33，这结束图2中所示方法(块107)。
[0021]现在将参照图3-图8和图11的流程图110进一步具体描述用于电子器件30的制作过程。在块111开始，可以在一些实施例中提供衬底31、BOX层32和超薄硅层41 (其随后被图案化以提供沟道)作为UTBB晶片。可以在块112形成覆盖硅层41的焊盘氧化物层60并且在SiN膜上沉积SiN膜61 (图3)。举例而言，SiN膜61可以具有范围约为50至80nm的厚度,焊盘氧化物层60可以具有约为5nm的厚度，并且娃层41可以具有约10nm或者更少的厚度，但是可以在不同实施例中使用其它尺度。
[0022]然后，可以在块113执行光刻以限定和保护有源(RX)区域，从而可以蚀刻用于STI区域37的沟槽62。然后可以在块114在沟槽62内并且在SiN膜61之上沉积Hf02衬垫53(图4)。然后例如使用高纵横比工艺(HARP) Si02沉积用绝缘体38填充加衬的沟槽62 (块115)，但是可以在不同实施例中使用其它适当绝缘体。在块116执行退火步骤，该退火步骤可以是用于HARP Si02的相对高温退火(例如1050-1150°C )。在块117可以执行CMP步骤以向下平坦化HARP Si02绝缘体38至SiN膜61的水平面(图5)。
[0023]然后可以在块118在Hf02衬垫53内向下凹陷HARP Si02绝缘体38至超薄Si层41以上的水平面(图6)。然后，可以使用选择性HK蚀刻(块119)以从SiN焊盘膜61去除任何HK，并且也在STI区域37以内产生与BOX层32、Si层41和焊盘氧化物层60相邻的小间隙70。间隙70的底部限定用于STI区域37的底部分50的顶部或者终止点。在所示示例中，间隙70的底部在BOX层32的上与下表面之间并且可以例如形成于BOX层的上半部周围。
[0024]然后，可以在块120沉积保形SiN层51以填充HK RIE产生的间隙70并且密封绝缘材料38 (图8)。举例而言，可以沉积很保形并且具有很高HF抗性的高温iRAD SiN。可以在块121如上文描述的那样再次用HARP Si0290填充并且退火沟槽62的打开部分，并且可以在块122执行另一 CMP步骤以向下平坦化至SiN层51 (图9)。然后可以在块123执行去光滑(deglazing)以减少绝缘体材料90，并且可以在块124使用RIE或者湿法蚀刻(例如热磷酸)以去除SiN层51 (图10)。如果使用热磷酸，则可能希望控制预算以帮助避免过量SiN蚀刻进入衬垫区域中。然后可以在块125执行更多常规处理步骤以形成栅极36、凸起的源极/漏极区域34、35、硅化物区域70、71以及接触46、47并且完成图1中所示半导体器件33，这结束图11中所示方法(块126)。
[0025]将理解作为上述过程的结构，SiN衬垫51阻止HF预算的STI消耗。这样，这一方式可以允许相对大的HF预算用来形成两个或者更多栅极堆。也就是说，在使用两个或者更多栅极堆时将通常需要更多HF用于清理。另外，强Hf02衬垫53有利地帮助防止由于接触蚀刻过程所致的源极/漏极到衬底短接。
[0026]从在前文描述和关联附图中呈现的教导中受益的本领域技术人员将想到本发明的许多修改和其它实施例。因此理解本发明不限于公开的具体实施例并且修改和实施例旨在于包含在所附权利要求的范围内。
【权利要求】
1.一种电子器件，包括:衬底；覆盖所述衬底的掩埋氧化物(BOX)层；覆盖所述BOX层的至少一个半导体器件；以及在所述衬底中并且与所述至少一个半导体器件相邻的至少一个浅沟槽隔离(STI)区域，所述至少一个STI区域与所述衬底限定侧壁表面并且包括:对所述侧壁表面的底部分加衬的氧化物层，对所述侧壁表面的在所述底部分以上的顶部分加衬的氮化物层，以及在所述氮化物层和所述氧化物层内的绝缘材料。
2.根据权利要求1所述的电子器件，其中所述氮化物层包括氮化硅(SiN)层。
3.根据权利要求1所述的电子器件，其中所述氧化物层包括氧化铪(Hf02)层。
4.根据权利要求1所述的电子器件，其中所述氮化物层在所述BOX层以上延伸。
5.根据权利要求1所述的电子器件，其中所述氧化物层在所述至少一个半导体器件以下终止。
6.根据权利要求1所述的电子器件，其中所述绝缘材料不同于所述氮化物层和所述氧化物层。
7.根据权利要求1所述的电子器件，其中所述绝缘材料包括二氧化硅(Si02)。`
8.根据权利要求1所述的电子器件，其中所述至少一个半导体器件包括至少一个场效应晶体管(FET)。
9.根据权利要求8所述的电子器件，其中所述FET包括凸起的源极区域和漏极区域和在所述凸起的源极区域与漏极区域之间的沟道区域。
10.根据权利要求1所述的电子器件，其中所述至少一个STI区域在所述至少一个半导体器件的相对侧上包括多个STI区域。
11.一种电子器件，包括:衬底；覆盖所述衬底的掩埋氧化物(BOX)层；覆盖所述BOX层的至少一个半导体器件；以及在所述衬底中并且与所述至少一个半导体器件相邻的至少一个浅沟槽隔离(STI)区域，所述至少一个STI区域与所述衬底限定侧壁表面并且包括:对所述侧壁表面的底部分加衬的氧化铪(Η--2)层，对所述侧壁表面的在所述底部分以上的顶部分加衬的氮化硅(SiN)层，以及在所述SiN层和所述Hf02层内的绝缘材料。
12.根据权利要求11所述的电子器件，其中所述SiN层在所述BOX层以上延伸。
13.根据权利要求11所述的电子器件，其中所述Hf02层在所述至少一个半导体器件以下终止。
14.根据权利要求11所述的电子器件，其中所述绝缘材料不同于所述氮化物层和所述氧化物层。
15.一种用于制作电子器件的方法，包括:通过至少以下操作在衬底中形成至少一个浅沟槽隔离(STI)区域，所述衬底具有覆盖所述衬底的掩埋氧化物(BOX)层: 在所述衬底中形成沟槽从而与所述衬底限定侧壁表面， 用氧化物层对所述侧壁表面的底部分加衬，用氮化物层对所述侧壁表面的在所述底部分以上的顶部分加衬，并且在所述氮化物层和所述氧化物层内沉积绝缘材料；并且形成与所述至少一个STI区域相邻的覆盖所述BOX层的至少一个半导体器件。
16.根据权利要求15所述的方法，其中对所述侧壁表面的所述底部分加衬还包括:用所述氧化物层对所述沟槽加衬；并且蚀刻掉所述氧化物层下至所述底部分。
17.根据权利要求15所述的方法，其中所述氮化物层包括氮化硅(SiN)层。
18.根据权利要求15所述的方法，其中所述氧化物层包括氧化铪(Hf02)层。
19.根据权利要求15所述的方法，其中所述氮化物层在所述BOX层以上延伸。
20.根据权利要求15所述的方法，其中所述氧化物层在所述至少一个半导体器件以下终止。
21.根据权利要求15所述的方法，其中所述绝缘材料不同于所述氮化物层和所述氧化物层。
22.根据权利要求15所述的方法，其中所述绝缘材料包括二氧化硅(Si02)。
【文档编号】H01L27/02GK103633084SQ201310337452
【公开日】2014年3月12日 申请日期:2013年8月2日 优先权日:2012年8月21日
【发明者】柳青, N·劳贝特, P·卡雷, S·波诺斯, M·维纳特, B·多丽丝 申请人:意法半导体公司, 国际商业机器公司, 法国原子能及替代能源委员会