Cmos晶体管的形成方法

Cmos晶体管的形成方法
【专利摘要】一种CMOS晶体管的形成方法，包括：提供半导体衬底，包括第一区域和第二区域，所述第一区域上形成有第一伪栅结构、位于第一伪栅结构两侧表面的第一侧墙、位于第一伪栅结构上的第一硬掩膜层，第二区域上形成有第二伪栅结构以及位于第二伪栅结构两侧侧壁表面的第二侧墙；形成第二硬掩膜层；在半导体衬底表面形成覆盖第二硬掩膜层的填充层，以及位于第二区域上的部分填充层表面的掩膜层；刻蚀第一区域上的部分厚度的填充层以及位于第一伪栅结构顶部的部分第二硬掩膜层；去除填充层、掩膜层和第二硬掩膜层，形成覆盖第一伪栅结构的第一应力层和覆盖第二栅极结构的第二应力层。上述方法可以提高形成的CMOS晶体管的性能。
【专利说明】CMOS晶体管的形成方法

【技术领域】
[0001] 本发明涉及半导体【技术领域】，特别涉及一种CMOS晶体管的形成方法。

【背景技术】
[0002] 随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的 数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。 为了获得较好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能。控制 载流子迁移率的一个关键要素是控制晶体管沟道中的应力，以提高驱动电流。目前，采用嵌 入式锗硅（Embedded GeSi)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再 进行掺杂形成PM0S晶体管的源区和漏区，形成所述锗硅材料是为了引入硅和锗硅（SiGe) 之间晶格失配形成的压应力，提高PM0S晶体管的性能。
[0003] 同时由于传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功 耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方 案。其中，"后栅（gate last)"工艺为形成高K金属栅极晶体管的一个主要工艺。"后栅" 工艺主要是在半导体衬底上先形成伪栅结构，然后在所述伪栅结构两侧的半导体衬底内形 成源极和漏极，再在半导体衬底表面形成与伪栅结构表面齐平的介质层之后，去除所述伪 栅结构，在所述介质层内形成凹槽，在所述凹槽内形成金属栅结构。
[0004] 现有技术形成的CMOS晶体管的性能还有待进一步的提


【发明内容】

[0005] 本发明解决的问题是提供一种CMOS晶体管的形成方法，提高形成的CMOS晶体管 的性能。
[0006] 为解决上述问题，本发明提供一种CMOS晶体管的形成方法，包括：提供半导体衬 底，所述半导体衬底包括第一区域和第二区域，所述第一区域上形成有第一伪栅结构、位于 所述第一伪栅结构两侧侧壁表面的第一侧墙、位于所述第一伪栅结构上的第一硬掩膜层、 位于所述第一伪栅结构两侧的半导体衬底内的第一掺杂区，第二区域上形成有第二伪栅结 构以及位于所述第二伪栅结构两侧侧壁表面的第二侧墙和位于所述第二伪栅结构两侧的 半导体衬底内的第二掺杂区；在所述第一硬掩膜层和第二伪栅结构上形成第二硬掩膜层， 所述第一伪栅结构顶部的第二硬掩膜层的表面高于第二伪栅极顶部的第二硬掩膜层的表 面；在所述半导体衬底表面形成覆盖第二硬掩膜层的填充层，以及位于第二区域上的部分 填充层表面的掩膜层；刻蚀第一区域上的部分厚度的填充层以及位于第一伪栅结构顶部的 部分第二硬掩膜层；去除填充层、掩膜层和第二硬掩膜层，形成覆盖所述第一伪栅结构的第 一应力层和覆盖第二伪栅结构的第二应力层。
[0007] 可选的，所述填充层的材料为底部抗反射材料或有机硅氧烷材料。
[0008] 可选的，所述填充层的厚度为1〇〇〇 A?2000 A。
[0009] 可选的，所述掩膜层的材料为光刻胶。
[0010] 可选的，所述掩膜层的厚度为2000 A?4000 A。
[0011] 可选的，采用湿法刻蚀工艺去除所述填充层和掩膜层，所述刻蚀溶液为硫酸和h202的混合溶液。
[0012] 可选的，所述第一侧墙包括位于第一伪栅结构侧壁表面的内侧墙；所述第二侧墙 包括位于所述第二伪栅结构侧壁表面的内侧墙和位于所述内侧墙表面的隔离侧墙。
[0013] 可选的，所述第一硬掩膜层的材料为氮化硅、第二硬掩膜层的材料为氮化硅。
[0014] 可选的，采用反应离子刻蚀工艺刻蚀所述部分厚度的填充层以及位于第一伪栅结 构顶部的部分第二硬掩膜层。
[0015] 可选的，还包括刻蚀部分位于第一伪栅结构顶部的部分厚度的第一硬掩膜层。
[0016] 可选的，刻蚀第一伪栅结构顶部的部分第二硬掩膜层之后，所述第一伪栅结构顶 部剩余的第一硬掩膜层的厚度为50人?100 A。
[0017] 可选的，所述第二掺杂区的形成方法包括：在形成所述第一伪栅结构表面的第一 硬掩膜层之后，刻蚀所述第二栅极结构两侧的部分半导体衬底的第二区域，形成沟槽；在所 述沟槽内填充半导体材料，形成第二掺杂区。
[0018] 可选的，所述半导体材料为SiGe。
[0019] 可选的，所述第二掺杂区内掺杂有P型离子。
[0020] 可选的，所述第二硬掩膜层暴露出所述第一掺杂区和第二掺杂区的表面。
[0021] 可选的，还包括：以所述第二硬掩膜层为掩膜，在所述第一掺杂区表面形成第一金 属娃化物层，在所述第二掺杂区表面形成第二金属娃化物层。
[0022] 可选的，还包括：在所述半导体衬底、第一应力层、第二应力层表面形成介质材料 层，以所述第一伪栅极顶部表面和第二伪栅极顶部表面作为停止层，对所述介质材料层进 行平坦化，形成表面与第一伪栅结构、第二伪栅结构的顶部表面齐平的介质层。
[0023] 可选的，所述第一应力层的材料为氮化硅，所述第一应力层具有张应力；所述第二 应力层的材料为氮化硅，所述第二应力层具有压应力。
[0024] 可选的，还包括：去除所述第一伪栅结构和第二伪栅结构，形成凹槽，在所述第一 区域上的凹槽内形成第一栅极结构，在所述第二区域上的凹槽内形成第二栅极结构。
[0025] 与现有技术相比，本发明的技术方案具有以下优点：
[0026] 本发明的技术方案，在去除所述第二硬掩膜层之前，在所述第二硬掩膜层表面形 成填充层和掩膜层，以所述掩膜层为掩膜刻蚀第一区域上的部分填充层和所述第一伪栅结 构顶部上的部分第二硬掩膜层，降低所述第一伪栅结构顶部的硬掩膜层的总厚度，从而降 低所述第一伪栅结构顶部的硬掩膜层厚度与第二伪栅结构顶部的硬掩膜层厚度之间的差 另IJ，避免在去除第一伪栅结构和第二伪栅结构顶部的硬掩膜层的过程中，对第二伪栅结构 两侧的第二侧墙造成过刻蚀，从而可以使得第二伪栅结构的高度与其两侧的第二侧墙高度 相同，从而在后续对介质材料进行平坦化而形成介质层的过程中，所述第二伪栅结构两侧 的第二侧墙能够提供较好的平坦化停止层作用，避免平坦化过程中第二伪栅结构受到损伤 使得第二伪栅结构的高度下降从而导致最终形成的第二栅极结构的高度低于第一栅极结 构的高度。与现有技术相比，本发明的技术方案可以使得最终形成的第一栅极和第二栅极 的高度相同，同时具有较好的形貌，从而可以提高CMOS晶体管的性能。
[0027] 进一步，本发明的技术方案在刻蚀第一区域上的部分填充层和所述第一伪栅结构 顶部上的部分第二硬掩膜层之后，去除所述填充层、掩膜层和第二硬掩膜层，然后再在所述 第一区域和第二区域上分别形成第一应力层和第二应力层，可以提高所述第一应力层与第 二应力层对形成的晶体管的应力作用，进一步提高CMOS晶体管的性能。由于在去除所述第 二硬掩膜层之前，已经去除了位于第一伪栅结构顶部的部分第二硬掩膜层，使得所述第一 区域上的第一伪栅结构两侧的第二硬掩膜层的高度与第二区域上的第二伪栅结构两侧的 第二硬掩膜层的高度相同，减少了第一区域上需要刻蚀去除的第二硬掩膜层的量，可以减 少刻蚀时间，提高形成CMOS形成过程的效率。

【专利附图】

【附图说明】
[0028] 图1至图12是本发明的实施例的CMOS晶体管的形成过程的结构示意图。

【具体实施方式】
[0029] 如【背景技术】中所述，现有技术形成的CMOS晶体管的性能还有待进一步的提
[0030] 采用"后栅"工艺形成CMOS晶体管的过程中，为了提高CMOS晶体管中的PM0S晶 体管的性能，需要在PM0S区域上的伪栅结构两侧的半导体衬底的源漏区域形成凹槽，然后 在所述凹槽内填充SiGe作为源极和漏极；在所述PM0S区域的源漏区域形成凹槽前，需要在 NM0S区域表面形成硬掩膜层以在形成所述凹槽的过程中保护所述NM0S区域，并且后续在 形成NM0S区域的源漏区域时保留所述NM0S区域伪栅结构顶部以及两侧的部分硬掩膜层， 作为形成NM0S区域源极和漏极时的掩膜，从而可以减少工艺步骤这就导致所述NM0S区域 的伪栅结构顶部的硬掩膜层的厚度大于PM0S区域的伪栅结构顶部的硬掩膜层的厚度。
[0031] 在后续工艺步骤中，去除伪栅极顶部的掩膜层，然后再形成覆盖所述NM0S区域和 PM0S区域的应力层。NM0S区域的伪栅结构顶部的硬掩膜层的厚度大于PM0S区域的伪栅 结构顶部的硬掩膜层的厚度，在去除所述NM0S区域的伪栅结构顶部的硬掩膜层的过程中， PM0S区域的伪栅结构顶部的掩膜层首先被去除，然后会继续向下刻蚀所述PM0S区域的伪 栅极两侧的侧墙，使所述PM0S区域的伪栅极两侧的侧墙高度小于伪栅结构的高度，而NM0S 区域的伪栅极两侧的侧墙高度与伪栅结构的高度基本保持相同。在形成层间介质层进行 平坦化的过程中，所述伪栅结构两侧的侧墙也起到一定的停止层的效果，以确保所述层间 介质层的表面与伪栅结构的表面齐平。但是由于所述PM0S区域的侧墙高度小于伪栅结构 的高度，平坦化过程中作为停止层的效果较差，会使得平坦化过程中，对PM0S区域的伪栅 结构受到损伤，高度下降，进而导致最终形成的NM0S和PM0S的栅极结构高度不相同，影响 CMOS晶体管的性能。
[0032] 并且，在去除所述NM0S区域和PM0S区域的伪栅结构时采用湿法刻蚀工艺，由于所 述伪栅结构中的伪栅介质层的材料为氧化硅，所以在去除伪栅介质层的过程中，会对伪栅 结构两侧的层间介质层也造成一定的刻蚀，而所述侧墙与层间介质层的材料不同可以起到 一定的阻挡刻蚀作用，由于PM0S区域的侧墙低于NM0S区域的侧墙，所以，PM0S区域上的伪 栅结构两侧的层间介质层被刻蚀的量较多，在层间介质层内形成缺口，使得PM0S区域去除 伪栅结构后形成的凹槽形貌较差，使得后续形成金属栅极的质量较差，影响CMOS晶体管的 性能。
[0033] 本发明的技术方案，通过对NM0S区域上的伪栅结构顶部的掩膜层进行刻蚀，使 NM0S区域和PM0S区域上的伪栅结构顶部的掩膜层齐平，从而可以避免现有技术中存在的 问题，提高形成的CMOS晶体管的性能。
[0034] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0035] 请参考图1，提供半导体衬底100,所述半导体衬底包括第一区域101和第二区域 102。
[0036] 所述半导体衬底100可以是硅或者绝缘体上硅（SOI)，所述半导体衬底100也可以 是锗、锗硅、砷化镓或者绝缘体上锗，本实施例中所述半导体衬底100的材料为硅。
[0037] 所述第一区域101和第二区域102上后续分别形成不同类型的晶体管。本实施例 中，在所述第一区域101上形成NM0S晶体管，在所述第二区域102上形成PM0S晶体管；在 本发明的其他实施例中，可以在所述第一区域101上形成PM0S晶体管，在所述第二区域102 上形成NM0S晶体管。
[0038] 所述第一区域101和第二区域102之间还形成有浅沟槽隔离结构110,所述浅沟槽 隔离结构110作为后续在第一区域上形成的NM0S晶体管和第二区域上形成的PM0S晶体管 之间的隔离结构。
[0039] 请参考图2,在所述第一区域101上形成第一伪栅结构201，在第二区域102上形 成第二伪栅结构202。
[0040] 所述第一伪栅结构201包括位于第一区域101部分表面的第一伪栅介质层211以 及位于所述第一伪栅介质层211表面的第一伪栅极212 ;所述第二伪栅结构202包括位于 第二区域102部分表面的第二伪栅介质层221以及位于所述第二伪栅介质层221表面的第 二伪栅极222。
[0041] 本实施例中，所述第一伪栅介质层211和第二伪栅介质层221的材料为氧化硅，所 述第一伪栅极212和第二伪栅极222的材料为多晶硅。
[0042] 请参考图3,在所述第一区域101上形成第一硬掩膜层302,所述第一硬掩膜层302 覆盖第一区域101的表面及第一伪栅结构201，暴露出第二区域102的表面。
[0043] 本实施例中，在形成所述第一硬掩膜层302之前，在所述第一伪栅结构201、第二 伪栅结构201侧壁表面形成内侧墙301，所述内侧墙301的材料为氧化硅。所述内侧墙301 可以修复所述第一伪栅结构201、第二伪栅结构202侧壁表面的损伤和缺陷，并作为后续轻 掺杂尚子注入的掩膜。
[0044] 本实施例中，形成所述内侧墙301之后，以所述内侧墙301和第一伪栅结构201、第 二伪栅结构202为掩膜，对所述第一伪栅结构201两侧的第一区域101内进行N型轻掺杂 离子注入，形成N型轻掺杂区（图中未示出），对所述第二伪栅结构202两侧的第二区域102 内进行P型轻掺杂离子注入，形成P型轻掺杂区（图中未示出）。在本发明的其他实施例中， 也可以不形成所述内侧墙301，直接以所述第一伪栅结构201、第二伪栅结构202为掩膜，对 所述第一区域101内进行N型轻掺杂离子注入，形成N型轻掺杂区，对所述第二区域102内 进行P型轻掺杂离子注入，形成P型轻掺杂区。
[0045] 所述第一硬掩膜层302的材料为氮化硅，所述第一硬掩膜层302的厚度为 50 A?100 A。形成所述第一硬掩膜层302的方法包括：在所述半导体衬底1〇〇上形成覆盖 第一区域101和第二区域102的第一硬掩膜材料层，刻蚀去除第二区域102上的部分第一 硬掩膜材料层，形成位于第一区域上的第一硬掩膜层302。后续在第二区域102上形成PMOS 晶体管的掺杂区时，所述第一硬掩膜层302可以保护所述第一区域101和所述第一区域101 上的第一伪栅结构201不受影响。
[0046] 请参考图4,刻蚀所述第二栅极结构202两侧的部分半导体衬底100的第二区域 102,形成凹槽402。
[0047] 本实施例中，所述凹槽402形状为I：形，可以采用干法刻蚀工艺在所述第二区域 102上形成沟槽之后，再采用湿法刻蚀工艺，沿所述沟槽刻蚀半导体衬底，形成I：形的凹槽 402。
[0048] 后续在所述凹槽402内沉积半导体材料，形成第二掺杂区，所述第二掺杂区作为 第二源极和第二漏极。
[0049] 请参考图5,在所述凹槽402内形成第二掺杂区420。
[0050] 本实施例中，采用外延沉积工艺，在所述凹槽402内外延沉积SiGe层，形成第二掺 杂区420,所述第二掺杂区420作为PM0S晶体管的源极和漏极。所述SiGe层形成的第二掺 杂区420会对第二区域102上形成的PM0S晶体管沟道区的晶格产生应力作用，有利于提高 PM0S晶体管沟道区域内空穴载流子的迁移速率，从而提高所述PM0S晶体管的电学性能。
[0051] 本实施例中，在外延形成SiGe层的同时，对所述SiGe层进行原位掺杂，使所述 SiGe层掺杂有P型杂质离子，所述P型杂质离子至少包括：B、Ga或In中的一种离子。
[0052] 在本发明的其他实施例中，也可以在形成所述SiGe层之后，对所述SiGe层进行P 型离子注入，形成P型掺杂的第二掺杂区420。
[0053] 请参考图6,去除位于第一伪栅结构201两侧的半导体衬底100的第一区域101表 面的部分第一硬掩膜层302,对所述第一伪栅结构201两侧的半导体衬底100的第一区域 101进行离子注入，形成第一掺杂区410。
[0054] 去除位于第一伪栅结构201两侧的半导体衬底100的第一区域101表面的部分第 一硬掩膜层302,保留位于第一伪栅结构201顶部和侧壁上的第一硬掩膜层302作为离子注 入时的掩膜，保护所述第一伪栅结构201，不需要在所述第一伪栅结构201两侧再形成侧墙 作为离子注入的掩膜，可以节省工艺步骤。同时在第二区域102上形成光刻胶层保护所述 PM0S区域。
[0055] 本实施例中，在所述半导体衬底100的第一区域101上形成NM0S晶体管，所以，对 所述第一伪栅结构201两侧的半导体衬底100的第一区域101进行N型离子注入，形成N型 掺杂的第一掺杂区410,所述N型掺杂离子至少包括：P、As、Sb中的一种离子，所述第一掺杂 区410作为NM0S晶体管的源极和漏极。由于所述NM0S晶体管的载流子为电子，在硅衬底 内所述电子载流子的迁移速率大于空穴的迁移速率，所以，本实施例中，仅需要对所述NM0S 区域进行离子注入形成源极和漏极，以使得形成的NM0S晶体管的载流子迁移率与PM0S晶 体管的载流子迁移率匹配。
[0056] 请参考图7,在所述第一区域101和第二区域102上形成覆盖所述第一伪栅结构 201和第二伪栅结构202的第二硬掩膜层303,所述第二硬掩膜层暴露出第一掺杂区410和 第二掺杂区420的表面；在所述第一掺杂区410表面形成第一金属硅化物层411、在第二掺 杂区表面形成第二金属硅化物层422。
[0057] 所述第二硬掩膜层303的材料为氮化硅。
[0058] 所述第一金属硅化物层411和第二金属硅化物层422中至少包括Ni、Ta、Ti、W、 Co、Pt或Pd中的一种金属兀素。所述第一金属娃化物层411和第二金属娃化物层422可 以降低所述第一掺杂区410和第二掺杂区420表面的接触电阻。所述第二硬掩膜层303作 为形成所述第一金属硅化物层411和第二金属硅化物层422过程中的自对准掩膜。
[0059] 在形成所述第二硬掩膜层303之前，还可以在所述第二区域102上的第二伪栅结 构202两侧的内侧墙301表面形成隔离侧墙310,所述隔离侧墙的材料为氧化硅。在本发明 的其他实施例中，在形成所述第二硬掩膜层303之前，还可以在所述第一区域101上的位于 第一伪栅结构201两侧的第一硬掩膜层302侧壁表面也形成隔离侧墙（图中未示出）。
[0060] 由于所述第一区域101上的第一伪栅结构201上形成有第一硬掩膜层302,所述第 一区域101上的第二硬掩膜层303位于所述第一硬掩膜层302表面，所以位于第一伪栅结 构201顶部上方的第二硬掩膜层303的顶部表面高于第二区域102上的第二伪栅结构202 顶部上方的第二硬掩膜层303的顶部表面。
[0061] 请参考图8,在所述半导体衬底100表面形成填充层500,所述填充层500的表面 高于第二硬掩膜层303的表面，然后在所述第二区域102上的部分填充层500表面形成掩 膜层600,暴露出第一区域101上的填充层500的表面。
[0062] 所述填充层500的材料可以是底部抗发射材料（BARC)、有机硅氧烷材料。本实施 例中，所述填充层500的材料为有机硅氧烷材料。
[0063] 所述填充层的厚度为1000 A?2000 A，所述填充层500覆盖所述半导体衬底100、 第一金属硅化物层411、第二金属硅化物层422、第二硬掩膜层303。可以采用旋涂工艺形成 所述填充层500,所述填充层500具有平坦表面。
[0064] 所述掩膜层600可以是图形化光刻胶层。所述掩膜层600的形成方法包括：在所 述表面平坦的填充层500表面，形成光刻胶层；对所述光刻胶层进行曝光显影，暴露出第一 区域101上方的部分填充层500。所述掩膜层600的厚度为2000 A?4000 A。所述掩膜层 600的具有较高的厚度，以便在后续刻蚀第一区域101上的部分填充层500以及部分第二硬 掩膜层303的过程中，所述掩膜层600能够保护第二区域102不受影响。
[0065] 请参考图9,刻蚀第一区域101上的部分厚度的填充层500以及位于第一伪栅结构 201顶部的部分第二硬掩膜层303。
[0066] 可以采用干法刻蚀工艺，以所述掩膜层600为掩膜刻蚀所述第一区域101上的部 分厚度的填充层500。本实施例中，采用反应离子刻蚀（RIE)工艺刻蚀所述填充层500。在 采用所述反应离子刻蚀工艺刻蚀填充层500的过程中，可以通过监测刻蚀过程中的副产物 成分，判断刻蚀过程中所刻蚀的材料，以所述第一栅极结构201顶部的第二硬掩膜层303作 为刻蚀停止层。
[0067] 刻蚀去除位于所述第二硬掩膜层303顶部的部分填充层500之后，暴露出所述第 二硬掩膜层303的表面。然后采用干法刻蚀工艺，采用CF4或NF3作为刻蚀气体，继续刻蚀 所述第二硬掩膜层303,通过控制刻蚀过程的时间，调整刻蚀的深度以及所述第一伪栅结构 201顶部剩余的第二硬掩膜层303和第一硬掩膜层302的总厚度，使所述第一伪栅结构201 顶部的剩余的第二硬掩膜层303和第一硬掩膜层302的总厚度与第二伪栅结构202顶部的 第二硬掩膜层303的厚度相同。
[0068] 本实施例中，采用干法刻蚀工艺去除了位于第一伪栅结构201顶部的第二硬掩膜 层303,以及部分厚度的第一硬掩膜层302,使得所述第一伪栅结构201顶部剩余的第一硬 掩膜层302的厚度为50 A?100 A,所述第一伪栅结构201顶部的第一硬掩膜层302的厚 度与第二伪栅结构202顶部的第二硬掩膜层303的厚度接近，使所述第一硬掩膜层302的 表面与第二伪栅结构202顶部的第二硬掩膜层303的表面齐平。
[0069] 在本发明的其他实施例中，也可以仅去除部分厚度的第二硬掩膜层303，使所述第 一区域101上的第二硬掩膜层303的表面与第二区域102上的第二硬掩膜层303的表面齐 平。
[0070] 在刻蚀过程中，所述掩膜层600也会受到刻蚀作用，厚度减小，但是由于所述掩膜 层600的厚度较大，在完成对所述第一区域101上的第二硬掩膜层303的刻蚀之后，所述第 二区域102上还具有一定厚度的掩膜层600,足够保护所述掩膜层600下方的第二区域102 不受刻蚀过程的影响。
[0071] 请参考图10,去除填充层500和掩膜层600。
[0072] 可以采用等离子体灰化工艺或者湿法刻蚀工艺去除所述填充层500和掩膜层 600。本实施例中，采用湿法刻蚀工艺去除所述填充层500和掩膜层600,所述湿法刻蚀的刻 蚀溶液为硫酸和H202的混合溶液。
[0073] 请参考图11，去除所述第二硬掩膜层303 (请参考图10)及位于所述第一伪栅结 构201顶部的部分第一硬掩膜层302,暴露出第一伪栅结构201和第二伪栅结构202的顶部 表面，在所述第一区域101上形成覆盖所述第一伪栅结构201的第一应力层701，在所述第 二区域102上形成覆盖第二伪栅结构的第二应力层702。
[0074] 采用湿法刻蚀工艺去除所述第二掩膜层303。由于在去除所述第二硬掩膜层303 的之前，去除了位于第一区域101顶部的部分第二硬掩膜层303,使得所述第一伪栅结构 201顶部的第一硬掩膜层302的厚度与第二伪栅结构顶部的第二硬掩膜层303的厚度相同， 在去除所述第二掩膜层303以及位于所述第一伪栅结构201顶部的部分第一硬掩膜层302 的过程中，所述第一区域101和第二区域102上需要刻蚀的SiN的量是相同的，不会对第二 伪栅结构202以及第二伪栅结构202两侧的内侧墙301、隔离侧墙310造成过刻蚀，从而使 所述内侧墙301、隔离侧墙310的高度与第二伪栅结构202的高度相同，在后续对介质材料 进行平坦化而形成介质层的过程中所述第二伪栅结构202两侧的内侧墙301、隔离侧墙310 能够提供较好的平坦化停止层作用，避免造成第二区域102上的第二伪栅结构202的高度 下降。
[0075] 并且，去除所述第一伪栅结构201顶部的部分第二硬掩膜层303之后，降低了第一 区域101上需要刻蚀去除的第二硬掩膜层303的量，从而可以减少刻蚀时间提高形成CMOS 形成过程的效率。
[0076] 所述第一应力层701和第二应力层702的材料为氮化娃，形成工艺为热化学气相 沉积或者等离子体化学气相沉积。所述第一区域101上待形成的晶体管为NM0S晶体管，所 述第一应力层701具有张应力，能够对NM0S晶体管的沟道区域提供张应力作用，可以提高 NM0S晶体管的沟道区域内电子的迁移率，从而提高NM0S晶体管的性能；所述第二区域102 上待形成的晶体管为PM0S晶体管，所述第二应力层702具有压应力，能够对PM0S晶体管的 沟道区域提供压应力作用，可以提高PM0S晶体管的沟道区域内空穴的迁移率，从而可以提 高PMOS晶体管的性能。
[0077] 具体的，可以首先在第一区域101和第二区域102上方沉积一层具有张应力的应 力层，然后通过反应离子刻蚀方法，去除第二区域102上的张应力层，形成位于第一区域 101上的第一应力层701，然后在第二区域102上沉积形成具有压应力的第二应力层702。 [0078] 所述第一应力层701和第二应力层702同时还可以作为后续在第一掺杂区410和 第二掺杂区420表面形成金属插塞的刻蚀阻挡层。
[0079] 由于在形成所述第一应力层701和第二应力层702之前，去除了第一区域101和 第二区域102上的第二硬掩膜层303 (请参考图10)和第一伪栅结构201顶部的部分第一 硬掩膜层302,降低了第一应力层701与待形成的NM0S晶体管的沟道区域之间的距离、第 二应力层702与待形成的PM0S晶体管的沟道区域之间的距离，从而提高了所述第一应力层 701和第二应力层702对晶体管的应力作用效果，可以进一步提高晶体管的性能。
[0080] 请参考图12,在所述半导体衬底100、第一应力层701、第二应力层702表面形成 介质层800,所述介质层800的表面与第一伪栅结构201、第二伪栅结构202的顶部表面齐 平；去除所述第一伪栅结构201和第二伪栅结构202,形成第一栅极结构801和第二栅极结 构 802。
[0081] 具体的，形成所述介质层800的方法包括：采用化学气相沉积工艺在所述半导体 衬底100、第一应力层701、第二应力层702表面形成介质材料层，以所述第一伪栅极212顶 部表面和第二伪栅极222顶部表面作为停止层，采用化学机械掩膜工艺，对所述介质材料 层进行平坦化，形成表面与第一伪栅结构201、第二伪栅结构202的顶部表面齐平的介质层 800。
[0082] 所述介质层800的材料为氧化硅。在进行所述平坦化的过程中，所述第一伪栅结 构201和第二伪栅结构202顶部的第一应力层701和第二应力层702作为研磨阻挡层，同 时第一伪栅结构两侧的内侧墙301和部分第一硬掩膜层302、以及第二伪栅结构202两侧的 内侧墙301、隔离侧墙310也作为研磨停止层，使最终形成的介质层800的表面与第一伪栅 结构201和第二伪栅结构202 (请参考图11)的表面齐平。与现有技术相比，本实施例中， 所述第二区域102上的第二伪栅结构202 (请参考图11)的高度与其两侧的内侧墙301、隔 离侧墙310齐平，所以在对介质材料进行平坦化的过程中，所述内侧墙301、隔离侧墙310能 起到较好的停止作用，避免研磨过程中对第二伪栅结构造成损失，降低后续形成的栅极结 构的高度，避免后续第一区域101上形成的第一栅极结构的高度与第二区域102上形成的 第二栅极结构的高度不相同，从而可以提高形成的CMOS晶体管的性能。
[0083] 形成所述第一栅极结构801和第二栅极结构802的方法包括：去除所述第一伪栅 结构201和第二伪栅结构202(请参考图11)，形成凹槽，在所述凹槽内壁表面和介质层800 表面形成栅介质材料层，和位于所述栅介质材料层表面并填充满所述凹槽的栅极材料层， 以所述介质层800为停止层，对所述栅介质材料层和栅极材料层进行平坦化，去除位于介 质层800表面的部分栅介质材料层和栅极材料层，形成位于第一区域101上的第一栅极结 构801和位于第二区域102上的第二栅极结构802。
[0084] 所述第一栅极结构801包括第一栅介质层811和位于所述第一栅介质层811表面 的填充满凹槽的第一栅极812 ;所述第二栅极结构802包括第二栅介质层821和位于所述 第二栅介质层821表面的填充满凹槽的第二栅极822。
[0085] 本实施例中，采用湿法刻蚀工艺去除所述第一伪栅结构201和第二伪栅结构202 (请参考图11)。可以采用四甲基氢氧化铵（TMAH)刻蚀去除所述第一伪栅极212和第二伪 栅极202,采用HF溶液去除第一伪栅介质层211和第二伪栅介质层221。在采用湿法刻蚀 工艺去除所述第一伪栅结构201和第二伪栅结构202的过程中，所述HF溶液对介质层202 也存在一定的腐蚀作用，但是由于所述第一区域101上的部分第一硬掩膜层302和内侧墙 301以及第二区域102上的内侧墙301和隔离侧墙310的存在，可以较好的保持去除所述 第一伪栅结构201和第二伪栅结构202后形成的凹槽的形貌，使最终形成的第一栅极结构 801和第二栅极结构802的高度相同，且具有较好的形貌，从而提高CMOS晶体管的性能。
[0086] 所述第一栅介质层811和第二栅介质层812的材料为Hf02、La20 3、HfSiON、Zr02、 A1203、HfSi04或HfA102。所述第一栅极812和第二栅极822的材料为Al、Cu、Ag、Au、Pt、 Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN 或 WSi。
[0087] 本实施例的形成CMOS晶体管的方法，使第一区域101上形成的第一栅极结构的高 度与第二区域102上形成的第二栅极结构的高度相同，并且提高了第二栅极结构的形貌， 从而可以提商形成的CMOS晶体管的性能。
[0088] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种CMOS晶体管的形成方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域上形成有 第一伪栅结构、位于所述第一伪栅结构两侧侧壁表面的第一侧墙、位于所述第一伪栅结构 上的第一硬掩膜层、位于所述第一伪栅结构两侧的半导体衬底内的第一掺杂区，第二区域 上形成有第二伪栅结构以及位于所述第二伪栅结构两侧侧壁表面的第二侧墙和位于所述 第二伪栅结构两侧的半导体衬底内的第二掺杂区； 在所述第一硬掩膜层和第二伪栅结构上形成第二硬掩膜层，所述第一伪栅结构顶部的 第二硬掩膜层的表面高于第二伪栅极顶部的第二硬掩膜层的表面； 在所述半导体衬底表面形成覆盖第二硬掩膜层的填充层，以及位于第二区域上的部分 填充层表面的掩膜层； 刻蚀第一区域上的部分厚度的填充层以及位于第一伪栅结构顶部的部分第二硬掩膜 层； 去除填充层、掩膜层和第二硬掩膜层，形成覆盖所述第一伪栅结构的第一应力层和覆 盖第二伪栅结构的第二应力层。
2. 根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述填充层的材料为 底部抗反射材料或有机硅氧烷材料。
3. 根据权利要求2所述的CMOS晶体管的形成方法，其特征在于，所述填充层的厚度为 1000 A?200() A。
4. 根据权利要求2所述的CMOS晶体管的形成方法，其特征在于，所述掩膜层的材料为 光刻胶。
5. 根据权利要求4所述的CMOS晶体管的形成方法，其特征在于，所述掩膜层的厚度为 2000 A?4000 A。
6. 根据权利要求4所述的CMOS晶体管的形成方法，其特征在于，采用湿法刻蚀工艺去 除所述填充层和掩膜层，所述刻蚀溶液为硫酸和H 2O2的混合溶液。
7. 根据权利要求1所述的CMOS晶体管的形成方法，所述第一侧墙包括位于第一伪栅结 构侧壁表面的内侧墙；所述第二侧墙包括位于所述第二伪栅结构侧壁表面的内侧墙和位于 所述内侧墙表面的隔离侧墙。
8. 根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一硬掩膜层的 材料为氮化硅、第二硬掩膜层的材料为氮化硅。
9. 根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，采用反应离子刻蚀工 艺刻蚀所述部分厚度的填充层以及位于第一伪栅结构顶部的部分第二硬掩膜层。
10. 根据权利要求9所述的CMOS晶体管的形成方法，其特征在于，还包括刻蚀部分位于 第一伪栅结构顶部的部分厚度的第一硬掩膜层。
11. 根据权利要求10所述的CMOS晶体管的形成方法，其特征在于，刻蚀第一伪栅结 构顶部的部分第二硬掩膜层之后，所述第一伪栅结构顶部剩余的第一硬掩膜层的厚度为 50 A?100 A。
12. 根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第二掺杂区的形 成方法包括：在形成所述第一伪栅结构表面的第一硬掩膜层之后，刻蚀所述第二栅极结构 两侧的部分半导体衬底的第二区域，形成沟槽；在所述沟槽内填充半导体材料，形成第二掺 杂区。
13. 根据权利要求12所述的CMOS晶体管的形成方法，其特征在于，所述半导体材料为 SiGe0
14. 根据权利要求13所述的CMOS晶体管的形成方法，其特征在于，所述第二掺杂区内 惨杂有P型尚子。
15. 根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第二硬掩膜层暴 露出所述第一掺杂区和第二掺杂区的表面。
16. 根据权利要求15所述的CMOS晶体管的形成方法，其特征在于，还包括：以所述第 二硬掩膜层为掩膜，在所述第一掺杂区表面形成第一金属娃化物层，在所述第二掺杂区表 面形成第二金属硅化物层。
17. 根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括：在所述半导 体衬底、第一应力层、第二应力层表面形成介质材料层，以所述第一伪栅极顶部表面和第二 伪栅极顶部表面作为停止层，对所述介质材料层进行平坦化，形成表面与第一伪栅结构、第 二伪栅结构的顶部表面齐平的介质层。
18. 根据权利要求17所述的CMOS晶体管的形成方法，其特征在于，所述第一应力层的 材料为氮化硅，所述第一应力层具有张应力；所述第二应力层的材料为氮化硅，所述第二应 力层具有压应力。
19. 根据权利要求18所述的CMOS晶体管的形成方法，其特征在于，还包括：去除所述 第一伪栅结构和第二伪栅结构，形成凹槽，在所述第一区域上的凹槽内形成第一栅极结构， 在所述第二区域上的凹槽内形成第二栅极结构。
【文档编号】H01L21/8238GK104517901SQ201310456090
【公开日】2015年4月15日 申请日期:2013年9月29日 优先权日:2013年9月29日
【发明者】何永根 申请人:中芯国际集成电路制造(上海)有限公司