采用半导体纳米颗粒的非易失性存储器件的制作方法
【专利摘要】本发明涉及采用半导体纳米颗粒的非易失性存储器件。在衬底的第一绝缘体层的顶面上沉积半导体纳米颗粒。在所述半导体纳米颗粒和所述第一绝缘体层之上沉积第二绝缘体层。然后将半导体层接合到所述第二绝缘体层以提供包括掩埋绝缘体层的绝缘体上半导体衬底，所述掩埋绝缘体层包括所述第一和第二绝缘体层以及嵌入其中的半导体纳米颗粒。在所述掩埋绝缘体层下方形成背栅电极，并且形成浅沟槽隔离结构以隔离所述背栅电极。采用相同的处理步骤在存储器件区域和逻辑器件区域中形成场效应晶体管。嵌入的纳米颗粒可用作非易失性存储器件的电荷存储器元件，其中在写入和擦除期间载流子隧穿通过所述第二绝缘体层而进入或离开所述半导体纳米颗粒。
【专利说明】采用半导体纳米颗粒的非易失性存储器件
【背景技术】
[0001]本公开概括而言涉及半导体器件，更具体地，涉及采用半导体纳米颗粒的非易失性存储器件、包括在掩埋绝缘体层中嵌入的半导体纳米颗粒的半导体衬底以及它们的制造方法。
[0002]【背景技术】
[0003]非易失性存储器件需要用于以例如具有或不具有电荷的状态存储信息的信息存储器元件。例如，闪存器件(flash memory device)需要浮栅和隧穿电介质。这种信息存储器元件典型地形成在半导体衬底的顶面上方。例如，闪存器件的浮栅和隧穿电介质形成在半导体衬底的顶面上方。在闪存器件中，控制电极和控制栅极形成于隧穿电介质和浮栅的叠层上方。
[0004]作为非易失性存储器件的附加的部件的信息存储器元件的存在导致非易失性存储器件难以与逻辑器件集成。例如，非易失性存储器件的包括隧穿电介质、浮栅、控制栅极电介质和控制栅电极的栅极叠层具有与逻辑器件的包括栅极电介质和栅电极的栅极叠层不同的栅极高度。因此，在非易失性存储器件中形成信息存储器元件的需要不仅导致使用附加的处理步骤来形成信息存储器元件，而且信息存储器元件的存在也通过例如增加的半导体衬底上的结构的高度变化而干扰了用于形成逻辑器件的随后的处理步骤。
【发明内容】
[0005]在衬底的第一绝缘体层的顶面上沉积半导体纳米颗粒。在所述半导体纳米颗粒和所述第一绝缘体层之上沉积第二绝缘体层。然后将半导体层接合到所述第二绝缘体层以提供包括掩埋绝缘体层的绝缘体上半导体衬底，所述掩埋绝缘体层包括所述第一和第二绝缘体层以及嵌入其中的半导体纳米颗粒。在所述掩埋绝缘体层下方形成背栅电极，并且形成浅沟槽隔离结构以隔离所述背栅电极。采用相同的处理步骤在存储器件区域和逻辑器件区域中形成场效应晶体管。嵌入的纳米颗粒可用作非易失性存储器件的电荷存储器元件，其中在写入和擦除期间载流子隧穿通过所述第二绝缘体层而进入或离开所述半导体纳米颗粒。
[0006]根据本公开的一个方面，一种半导体结构包括非易失性存储器元件。所述非易失性存储器元件包括场效应晶体管，该场效应晶体管包括位于半导体层的一部分中的源极区、漏极区和体区。所述非易失性存储器元件还包括位于所述半导体层下方的掩埋绝缘体层。此外，所述非易失性存储器元件包括嵌入在所述掩埋绝缘体层中的半导体纳米颗粒。
[0007]根据本公开的另一方面，一种半导体结构包括自下而上为处理衬底(handlesubstrate)、掩埋绝缘体层和顶部半导体层的叠层。所述掩埋绝缘体层包括位于所述掩埋绝缘体层的最上表面与所述掩埋绝缘体层的最下表面之间的平面上的嵌入的半导体纳米颗粒。
[0008]根据本公开的另一个方面，提供了一种形成半导体材料的方法。在位于处理衬底上的第一绝缘体层的表面上沉积半导体纳米颗粒。在所述半导体纳米颗粒之上沉积第二绝缘体层。将顶部半导体层接合到所述第二绝缘体层。形成了绝缘体上半导体衬底，该绝缘体上半导体衬底包括自下而上为所述处理衬底、掩埋绝缘体层和所述顶部半导体层的叠层，所述掩埋绝缘体层包括所述第一绝缘体层和所述第二绝缘体层。
【专利附图】
【附图说明】
[0009]图1是根据本公开的第一实施例，在提供包括处理衬底和位于其上的第一绝缘体层的衬底之后的第一示例性半导体结构的垂直横截视图。
[0010]图2是根据本公开的第一实施例，在沉积半导体纳米颗粒之后的第一示例性半导体结构的垂直横截视图。
[0011]图3是根据本公开的第一实施例，在沉积第二绝缘体层之后的第一示例性半导体结构的垂直横截视图。
[0012]图4是根据本公开的第一实施例,在接合包括顶部半导体层和载体衬底(carriersubstrate)的衬底之后的第一示例性半导体结构的垂直横截视图。
[0013]图5是根据本公开的第一实施例，在将载体衬底从半导体层劈裂(cleaving)之后的第一示例性半导体结构的垂直横截视图。
[0014]图6是根据本公开的第一实施例，在形成背栅层之后的第一示例性半导体结构的垂直横截视图。
[0015]图7是根据本公开的第一实施例，在形成第一浅沟槽之后的第一示例性半导体结构的垂直横截视图。
[0016]图8是根据本公开的第一实施例，在形成第二浅沟槽之后的第一示例性半导体结构的垂直横截视图。
[0017]图9是根据本公开的第一实施例，在形成浅沟槽隔离结构之后的第一示例性半导体结构的垂直横截视图。
[0018]图10是根据本公开的第一实施例，在形成栅极叠层之后的第一示例性半导体结构的垂直横截视图。
[0019]图11是根据本公开的第一实施例，在形成场效应晶体管之后的第一示例性半导体结构的垂直横截视图。
[0020]图12是根据本公开的第二实施例，在形成构图的(patterned)掩蔽层之后的第二示例性半导体结构的垂直横截视图。
[0021]图13是根据本公开的第二实施例，在沉积半导体纳米颗粒之后的第二示例性半导体结构的垂直横截视图。
[0022]图14是根据本公开的第二实施例，在去除构图的掩蔽层之后的第二示例性半导体结构的垂直横截视图。
[0023]图15是根据本公开的第二实施例，在形成第二绝缘体层之后的第二示例性半导体结构的垂直横截视图。
[0024]图16是根据本公开的第二实施例，在接合包括半导体层和载体衬底的衬底之后的第二示例性半导体结构的垂直横截视图。
[0025]图17是根据本公开的第二实施例，在劈掉载体衬底之后的第二示例性半导体结构的垂直横截视图。[0026]图18是根据本公开的第二实施例，在形成场效应晶体管之后的第二示例性半导体结构的垂直横截视图。
【具体实施方式】
[0027]如上所述，本公开涉及采用半导体纳米颗粒的非易失性存储器件、包括嵌入在掩埋绝缘体层中的半导体纳米颗粒的半导体衬底以及形成它们的方法，现在将结合附图对其进行详细描述。注意在不同的实施例中相似的附图标记表示相似的元件。附图不一定按比例绘制。
[0028]参考图1，根据本公开的第一实施例的第一示例性半导体结构包括衬底，该衬底包括处理衬底10和位于其上的第一绝缘体层22。处理衬底10可以包括半导体材料、导电材料和/或电介质材料。处理衬底10为第一绝缘体层22提供机械支撑。处理衬底10的厚度可以为30微米到2_，但也可以采用更小和更大的厚度。
[0029]在一个实施例中，处理衬底10包括半导体材料层，该半导体材料层在本文中称为底部半导体层12。底部半导体层12可以包括单晶半导体材料或多晶半导体材料。在一个实施例中，底部半导体层12包括单晶半导体材料。在一个实施例中，底部半导体层12包括
单晶硅。
[0030]第一绝缘体层22包括电介质材料，该电介质材料在本文中被称为第一电介质材料。第一电介质材料的非限制性例子包括氧化硅、氮化硅、氧氮化硅、电介质金属氧化物、电介质金属氮化物、电介质金属氧氮化物或其组合。第一绝缘体层22的厚度可以被选择为使得跨过第一绝缘体层22不发生载流子(例如，电子或空穴)的量子隧穿。例如，第一绝缘体层22的厚度可以为大于5nm，但也可以采用更小和更大的厚度。在一个实施例中，第一绝缘体层22的厚度可以为5nm-300nm。在另一个实施例中，第一绝缘体层22的厚度可以为5nm_20nmo
[0031]在一个实施例中，可以通过例如化学气相沉积或旋涂在处理衬底10的顶面上沉积电介质材料，来形成第一绝缘体层22。在另一个实施例中，至少处理衬底10的顶部可以包括半导体材料，并且可以通过利用热氧化、热氮化、等离子体氧化、等离子体氮化或其组合将处理衬底10的顶部转化成电介质材料，来形成第一绝缘体层22。在非限制性实例中，处理衬底10可以包括硅，并且第一绝缘体层22可以包括通过氧化处理衬底10的顶部而形成的氧化硅。在又一个实施例中，可以通过将处理衬底10的顶部转化成电介质材料并结合在其上沉积另一电介质材料，来形成第一绝缘体层22。在一个实施例中，第一绝缘体层的顶面可以是平面的，即位于一个水平面内。
[0032]参考图2，在第一绝缘体层22的顶面上沉积半导体纳米颗粒24。本文中所使用的“半导体纳米颗粒”是指横向尺寸在Inm到IOnm之间的半导体材料的颗粒。半导体纳米颗粒24可以包括诸如娃或锗的元素半导体材料,或者可以包括诸如GaAs或InAs的化合物半导体材料。半导体纳米颗粒24可以是基本上球形的，在这种情况下，每个半导体纳米颗粒24的横向尺寸可以是半导体纳米颗粒24的直径。半导体纳米颗粒24可以是非球形的，在这种情况下，每个半导体纳米颗粒24的横向尺寸可以是半导体纳米颗粒24的表面上的两个点之间的最大距离。
[0033]例如可以通过物理气相沉积(PVD)来沉积半导体纳米颗粒24，其中将半导体材料的颗粒溅射到处理衬底10的顶面上。溅射条件和溅射靶的组成可以被选择成使得从包含半导体材料的靶溅射的颗粒的大小(即，横向尺寸)在Inm到IOnm的范围内。例如，如果半导体纳米颗粒24是硅纳米颗粒，则溅射靶可以包含非晶硅或微晶硅。
[0034]控制所溅射的半导体纳米颗粒24的量，使得半导体纳米颗粒24不在第一绝缘体层22的顶面上形成连续的层。在沉积半导体纳米颗粒24期间溅射工艺的持续时间可以为
0.1秒到10秒，但也可以采用更短和更长的时间间隔。如果第一绝缘体层22的顶面是平面的，则半导体纳米颗粒24的最下表面可以是共面的，即位于相同的水平面内。
[0035]参考图3，在半导体纳米颗粒24之上沉积第二电介质材料，以形成第二绝缘体层
26。第二电介质材料可以与第一绝缘体层22的第一电介质材料相同或不同。第一电介质材料的非限制性例子包括氧化硅、氮化硅、氧氮化硅、电介质金属氧化物、电介质金属氮化物、电介质金属氧氮化物或其组合。第二绝缘体层26的厚度t可以被选择为使得可以穿过第二绝缘体层26发生载流子(例如，电子或空穴)的量子隧穿。例如，第二绝缘体层26的厚度可以为Inm到5nm，但也可以采用更小和更大的厚度。在一个实施例中，第二绝缘体层26的厚度可以为1.5nm_4nm。
[0036]在一个实施例中，可以通过例如化学气相沉积或旋涂在半导体纳米颗粒24的顶面上沉积电介质材料，来形成第二绝缘体层26。半导体纳米颗粒24与第二绝缘体层26间隔开这样的距离，载流子能够通过量子隧穿而隧穿通过该距离。
[0037]第一绝缘体层22和第二绝缘体层26合称为掩埋绝缘体层20，这是因为随后在第一和第二绝缘体层(22、26)的组合上形成顶部半导体层(图3中未示出)，并且第一和第二绝缘体层(22、26)的组合随后被放置在处理衬底10与顶部半导体层之间。换言之，掩埋绝缘体层20包括最上表面与嵌入的半导体纳米颗粒24的最下表面接触的第一掩埋绝缘体层
22、以及覆盖在嵌入的半导体纳米颗粒24上的第二掩埋半导体层26。
[0038]在一个实施例中，嵌入的半导体纳米颗粒24可以具有范围为Inm到IOnm的横向尺寸。嵌入的半导体纳米颗粒24可以包括元素半导体材料或化合物半导体材料。例如，嵌入的半导体纳米颗粒24可以是娃纳米颗粒、锗纳米颗粒、GaAs纳米颗粒或任何其它半导体材料的纳米颗粒。嵌入的半导体纳米颗粒24可以与掩埋绝缘体层20的最上表面垂直间隔开Inm到5nm范围内的间隔(其与第二绝缘体层26的厚度相同)。嵌入的半导体纳米颗粒24的最下表面可以是共面的。在一个实施例中，嵌入的半导体纳米颗粒的最上表面可以因为嵌入的半导体纳米颗粒24的尺寸的变化而不是共面的。
[0039]嵌入的半导体纳米颗粒24可以作为不形成连续层的分立颗粒而嵌入在掩埋绝缘体层中。嵌入的半导体纳米颗粒24在掩埋绝缘体层20的整个横向范围内横向延伸。
[0040]在一个实施例中，第一掩埋绝缘体层22和第二掩埋绝缘体层26中的每一者可以包括从氧化硅、氮化硅、氧氮化硅、电介质金属氧化物、电介质金属氮化物和电介质金属氧氮化物中独立选择的电介质材料。在一个实施例中,第一掩埋绝缘体层22和第二掩埋绝缘体层26可以包括不同的电介质材料。在另一个实施例中，第一掩埋绝缘体层22和第二掩埋绝缘体层26可以包括相同的电介质材料。
[0041]参考图4，将包含半导体材料层30L和载体衬底90的衬底99接合到掩埋绝缘体层
20。衬底99可以是包括氢注入层29的半导体衬底，所述氢注入层29可以如现有技术中已知的那样通过从衬底99的表面以均匀的深度将氢原子注入到衬底99中来形成。半导体材料层30L位于氢注入层29的一侧，并且载体衬底90位于氢注入层29的另一侧。
[0042]衬底99被置于掩埋绝缘体层20上，使得半导体材料层30L的表面与第二绝缘体层26的表面接触。采用现有技术中已知的任何接合方法将半导体材料层30L接合到第二绝缘体层26。例如，如果半导体材料层30L包括硅并且如果第二绝缘体层20包括氧化硅，则半导体材料层30L与第二绝缘体层26之间的接合可以通过采用现有技术中已知的用于接合硅和氧化硅的任何方法来进行，所述的方法包括但不限于在升高的温度下的退火以及表面激活。
[0043]参考图5，例如通过低温退火，例如在200°C到300°C之间，在氢注入层29处将载体衬底90从半导体材料层30L劈掉。提供了绝缘体上半导体(SOI)衬底，该衬底包括自下而上为处理衬底10、掩埋绝缘体层20和包含半导体材料层30L的顶部半导体层30的叠层。所述掩埋绝缘体层20包括位于掩埋绝缘体层20的最上表面与掩埋绝缘体层20的最下表面之间的平面上的嵌入的半导体纳米颗粒24。
[0044]参考图6，如果处理衬底10包括底部半导体层12，则可以将掺杂剂注入到底部半导体层12的上部中以形成背栅层14L。可以采用诸如构图的光致抗蚀剂层的构图的注入掩膜层(未示出)来将背栅层14L形成为存在于处理衬底10的一个区域中而不存在于处理衬底10的另一个区域中的构图的层。穿过半导体材料层30L和掩埋绝缘体层20将P型掺杂剂或η型掺杂剂注入到底部半导体层12的上部中。背栅层14L的厚度可以为50nm-1000nm,但也可以采用更小和更大的厚度。背栅层14L中的掺杂剂浓度可以为
1.0X 1019/cm3to3.0X 1021/cm3，但也可以采用更小或更大的掺杂剂浓度。
[0045]在一个实施例中，底部半导体层12可以包括本征半导体材料。在另一个实施例中，底部半导体层12可以具有第一导电类型(即，P型或η型)的掺杂，并且背栅层14L可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是P型，则第二导电类型是η型，反之亦然。
[0046]可以用P型掺杂剂或η型掺杂剂掺杂半导体材料层30Α的各部分以形成各半导体材料部分，所述各半导体材料部分可以包括具有一种导电类型的掺杂的第一半导体材料部分30Α和具有相反的导电类型的掺杂的第二半导体材料部分30Β。在一个实施例中，第一半导体材料部分30Α可以具有第一导电类型的掺杂，且第二半导体材料部分30Β可以具有第二导电类型的掺杂。在另一个实施例中，第一半导体材料部分30Α可以具有第二导电类型的掺杂，且第二半导体材料部分30Β可以具有第一导电类型的掺杂。
[0047]参考图7，第一光致抗蚀剂层27可以被施加在顶部半导体层30之上并且在一图形中被光刻构图。所述图形可以包括覆盖在待形成的相邻半导体器件之间的区域上的至少一个开口。在一个实施例中，所述图形可以包括这样的开口:所述开口覆盖在随后要在不覆盖背栅层14L的区域中形成的半导体器件之间的边界上。
[0048]通过蚀刻去除位于第一光致抗蚀剂层27的所述开口下方的顶部半导体层30的部分，所述蚀刻可以是诸如反应离子蚀刻的各向异性蚀刻或诸如湿法蚀刻的各向同性蚀刻。第一光致抗蚀剂层27用作蚀刻期间的蚀刻掩膜。通过该蚀刻形成第一浅沟槽15。第一浅沟槽从顶部半导体层30的顶面至少延伸到顶部半导体层30的底面。随后例如通过灰化去除第一光致抗蚀剂层27。
[0049]参考图8，第二光致抗蚀剂层37可以被施加在顶部半导体层30之上并且在一图形中被光刻构图。所述图形可以包括覆盖在待形成的相邻半导体器件之间的区域上的至少一个开口。在一个实施例中，所述图形可以包括这样的开口:所述开口覆盖在随后要在覆盖背栅层14L的区域中形成的半导体器件之间的边界上。
[0050]通过采用第二光致抗蚀剂层37作为掩模的蚀刻，蚀刻顶部半导体层30、掩埋绝缘体层20、背栅层14、以及位于背栅层14下方的底部半导体层12的上部的材料。该蚀刻可以是诸如反应离子蚀刻的各向异性蚀刻。通过该蚀刻形成第二浅沟槽17。第二浅沟槽17从顶部半导体层30的顶面延伸到背栅层14的底面下方的深度。随后例如通过灰化去除第二光致抗蚀剂层37。
[0051]在一个实施例中，可以省略图7的处理步骤，并且可以采用图8的处理步骤来在第一浅沟槽15和第二浅沟槽17的区域中形成浅沟槽。在该实施例中，所有浅沟槽可以延伸到背栅层14L的底面平面下方。
[0052]背栅层14L可以被分成由第二浅沟槽17横向(laterally)包围的多个分开的(disjoined)部分。在形成第二浅沟槽17之后的背栅层14的每个分开的部分在本文中被称为背栅电极14，该背栅电极14随后用于从掩埋绝缘体层20下方电偏置诸如场效应晶体管的半导体器件。每个背栅电极14嵌入在处理衬底10中并且位于顶部半导体层30的一部分下方。
[0053]第一半导体材料部分30A可以被分成多个分开的半导体材料部分。覆盖在背栅电极14上的第一半导体材料部分30A的部分随后可以被用来形成非易失性存储器件，并且在本文中被称为存储器件半导体材料部分31M，即，用于存储器件的半导体材料部分。
[0054]参考图9，可以通过用至少一种电介质材料填充第一浅沟槽15和第二浅沟槽17来形成各浅沟槽隔离结构。该电介质材料可以包括氧化硅、氮化硅、氧氮化硅、电介质金属氧化物、电介质金属氮化物、或其组合。例如可以通过化学气相沉积(CVD)、原子层沉积(ALD)、旋涂或其组合,沉积该电介质材料。例如通过凹陷蚀刻(recess etch)、化学机械抛光(CMP)或其组合，去除沉积在顶部半导体层30的顶面之上的过量电介质材料。填充第一沟槽15的电介质材料构成第一浅沟槽隔离结构16，并且填充第二沟槽17的电介质材料构成第二浅沟槽隔离结构18。每个浅沟槽隔离结构(16、18)可以横向包围第一半导体材料部分31A、第二半导体材料部分3IB和存储器件半导体材料部分3IM之一。
[0055]参考图10，可以采用现有技术中已知的方法在各半导体材料部分(31A、31B、31M)之上形成各种栅极叠层。可以在第一和第二半导体材料部分(31A、31B)之上形成逻辑型栅极叠层，并且可以在存储器件半导体材料部分31M之上形成存储器型栅极叠层。每个逻辑型栅极叠层可以包括逻辑型栅极电介质50A和逻辑型栅电极52A。每个存储器型栅极叠层可以包括存储器型栅极电介质50M和存储器型栅电极52M。
[0056]逻辑型栅极电介质50A和存储器型栅极电介质50M中的每一者可以包括现有技术中已知的任何栅极电介质材料，所述栅极电介质材料包括但不限于:氧化硅、氮化硅、氧氮化硅、电介质金属氧化物、电介质金属氮化物、电介质金属氧氮化物或其组合。逻辑型栅极电介质50A和存储器型栅极电介质50M可以包括或可以不包括相同的电介质材料。
[0057]在一个实施例中，逻辑型栅电极52A和存储器型栅电极52M可以具有相同的厚度。例如，可以通过沉积栅电极材料层(其可以包括至少一种金属材料和/或至少一种半导体材料)并且通过对栅电极材料层进行构图和可选的掺杂剂注入，来形成逻辑型栅电极52A和存储器型栅电极52M。在这种情况下，逻辑型栅电极52A和存储器型栅电极52M可以具有相同的高度。逻辑型栅电极52A和存储器型栅电极52M的组成可以是相同的，或者不同之处仅在于电掺杂剂(即P型掺杂剂和η型掺杂剂)的浓度。
[0058]如果逻辑型栅电极52Α和存储器型栅电极52Μ具有相同的厚度，并且逻辑型栅极叠层(50Α、52Α)的高度和存储器型栅极叠层(50Μ、52Μ)的高度可以基本相同，即，不同之处仅在于逻辑型栅极电介质50Α的厚度和存储器型栅极电介质50Μ的厚度之间的差异。在这种情况下，可以最小化各种栅极叠层(50Α、52Α、50Μ、52Μ)的高度变化，这可以增加随后的处理步骤中的光刻工艺窗口，并且减小随后要平面化的表面的表面形貌变化(例如，随后要在各种栅极叠层(50Α、52Α、50Μ、52Μ)之上沉积的接触层级(level)电介质材料层的表面)。
[0059]参考图11，随后可以形成各种源极区、漏极区和栅极隔离物(spacer) 56。本文中使用的“源极区”包括现有技术中已知的源极延伸区和/或升高的源极区，并且“漏极区”包括现有技术中已知的漏极延伸区和/或升高的漏极区。由此形成各种场效应晶体管。
[0060]各种场效应晶体管可以包括第一逻辑场效应晶体管，该第一逻辑场效应晶体管包括体区(本文中称为第一体区32A)、源极区(本文中称为第一源极区34A)、漏极区(本文中称为第一漏极区36A)、覆盖在第一体区32A上的逻辑型栅极电介质50A和覆盖在第一体区32A上的逻辑型栅电极52A。各种场效应晶体管还可以包括第二逻辑场效应晶体管，该第二逻辑场效应晶体管包括体区(本文中称为第二体区32B)、源极区(本文中称为第二源极区34B)、漏极区(本文中称为第二漏极区36B)、覆盖在第二体区32B上的逻辑型栅极电介质50A和覆盖在第二体区32B上的逻辑型栅电极52A。此外，各种场效应晶体管可以包括非易失性存储器场效应晶体管，该非易失性存储器场效应晶体管中的每一个包括体区(本文中称为存储器体区32M)、源极区(本文中称为存储器源极区34M)、漏极区(本文中称为存储器漏极区36M)、覆盖在存储器体区32M上的存储器型栅极电介质50M和覆盖在存储器体区32M上的存储器型栅电极52M。
[0061]在一个实施例中，第一和第二逻辑场效应晶体管之一可以是P型场效应晶体管，并且第一和第二逻辑场效应晶体管中的另一个可以是η型场效应晶体管。可以形成多个第一逻辑场效应晶体管和/或多个第二逻辑场效应晶体管，以提供互补金属氧化物半导体(CMOS)逻辑电路。
[0062]半导体纳米颗粒24存在于每个非易失性存储器场效应晶体管的存储器体区32M下方。在一个实施例中，所述非易失性存储器场效应晶体管可以是完全耗尽器件，即，其中存储器源极区34M和存储器漏极区36M与掩埋绝缘体层20接触的器件。如上所讨论的，第二绝缘体层26具有使得载流子能够通过量子隧穿而隧穿通过第二绝缘体层26的厚度。因此，半导体纳米颗粒24与顶部半导体层30间隔开这样的距离，载流子能够通过量子隧穿而隧穿通过该距离。
[0063]所述非易失性存储器场效应晶体管能够以这样的偏置条件被操作:该偏置条件引起载流子向掩埋绝缘体层20中的注入并且引起载流子隧穿通过第二绝缘体层并进入半导体纳米颗粒24。在这种情况下，半导体纳米颗粒24可以存储载流子(B卩，电子或空穴)，并且以正电压或负电压被充电。在通过量子隧穿被注入有载流子的半导体纳米颗粒24处存在的正电压或负电压使非易失性存储器场效应晶体管的阈值电压改变。通过测量非易失性存储器场效应晶体管的阈值电压，可以确定非易失性存储器场效应晶体管下方的半导体纳米颗粒24的充电状态。因此，半导体纳米颗粒24用作非易失性存储器场效应晶体管的位信息存储器元件。
[0064]可以采用现有技术中已知的方法为在每个非易失性存储器场效应晶体管的存储器体区32B下方存在的背栅电极14设置适当的电接触，并且对所述背栅电极14电偏置以通过量子隧穿将存储在位于上方的半导体纳米颗粒24中的电荷排斥到半导体纳米颗粒24上方的存储器体区32B中。因此，背栅电极14可以用于“擦除”存储在半导体纳米颗粒24中的信息，即，通过使电荷量子隧穿到上方的存储器基底区域32M中来去除电荷。
[0065]在一个实施例中，半导体纳米颗粒24存在于顶部半导体层30的包括第一和第二场效应晶体管的源极区(34A、34B)、漏极区(36A、36B)和体区(32A、32B)的部分下方。在一个实施例中，非易失性存储器场效应晶体管以及第一和第二场效应晶体管可以具有有着相同厚度并且包括相同材料的栅极叠层。各种浅沟槽隔离结构(16、28)可以横向包围各种场效应晶体管的源极区、漏极区、体区。
[0066]在一些结构中，半导体纳米颗粒24可以不在整个掩埋绝缘体层20中延伸，而是可以仅存在于非易失性存储器场效应晶体管的区域中。参考图12，通过在第一绝缘体层22的顶面的第一部分之上形成构图的掩蔽层17，可以从图1的第一示例性结构得到根据本公开的第二实施例的第二示例性半导体结构。第一绝缘体层22的第二部分(其是第一部分的补足部分(complement)未被构图的掩蔽层17覆盖。
[0067]在一个实施例中，该构图的掩蔽层17可以是构图的光致抗蚀剂层。该构图的光致抗蚀剂层的厚度可以为30nm-1000nm，但也可以采用更小和更大的厚度。
[0068]在另一实施例中，构图的掩蔽层17可以是构图的硬掩膜层，该硬掩膜层包括可以相对于第一绝缘体层22的电介质材料和半导体纳米颗粒24的半导体材料而被选择性地去除的材料。在一个实施例中，构图的掩蔽层17可以包括不同于第一绝缘体层22的电介质材料的电介质材料。例如，第一绝缘体层22可以包括氧化硅，并且构图的硬掩膜层17可以包括氮化硅。该构图的硬掩膜层的厚度可以为Inm-lOOnm，但也可以采用更小和更大的厚度。
[0069]参考图13，可以执行图2的处理步骤以沉积半导体纳米颗粒24。半导体纳米颗粒直接沉积在第一绝缘体层22的第二部分上以及构图的掩蔽层17的顶面上。沉积在构图的掩蔽层17的顶面上的半导体纳米颗粒与第一绝缘体层22垂直间隔开构图的掩蔽层17的厚度。
[0070]参考图14，相对于第一绝缘体层22和半导体纳米颗粒24选择性地去除构图的掩蔽层17。在一个实施例中，构图的掩蔽层17可以与位于其上半导体纳米颗粒24 —起被剥离。在另一实施例中，可以以使半导体纳米颗粒24不落在第一绝缘体层22上的取向(例如通过上下颠倒地或者斜向一边地保持处理衬底10)将构图的掩蔽层17溶解在不腐蚀半导体纳米颗粒24的溶液中。
[0071]参考图15，可以执行图3的处理步骤以沉积第二绝缘体层26。掩埋绝缘体层20将半导体纳米颗粒24嵌入在其第一部分20A中，而不将任何半导体纳米颗粒嵌入在其第二部分20B中。
[0072]参考图16，可以执行图4的处理步骤以将包括半导体材料层30L和载体衬底90的衬底99接合到第二绝缘体层26。[0073]参考图17，可以执行图5的处理步骤以提供包括处理衬底10、掩埋绝缘体层20和顶部半导体层30的SOI衬底。将载体衬底90从半导体材料层30L劈掉。半导体纳米颗粒24嵌入在掩埋绝缘体层20的第一部分中，该第一部分与掩埋绝缘体层20的不包含任何嵌入的半导体纳米颗粒的第二部分横向间隔开。
[0074]参考图18，例如可以通过执行图6、7、8、9、10和11的处理步骤，形成场效应晶体
管。半导体纳米颗粒不存在于第一和第二场效应晶体管下方，而半导体纳米颗粒24存在于非易失性存储器场效应晶体管下方并且用作非易失性存储器场效应晶体管的位信息存储器元件。
[0075]尽管关于本公开的优选实施例特别地示出和描述了本公开，但是本领域技术人员应当理解，在不脱离本公开的精神和范围的情况下可以做出前述和其它形式和细节上的变化。因此本公开旨在不限于所描述和示出的确切形式和细节，而是落入所附权利要求的范围内。
【权利要求】
1.一种半导体结构，其包括非易失性存储器元件，所述非易失性存储器元件包括: 场效应晶体管，其包括位于半导体层的一部分中的源极区、漏极区和体区； 位于所述半导体层下方的掩埋绝缘体层；以及 在所述掩埋绝缘体层中嵌入的半导体纳米颗粒。
2.根据权利要求1所述的半导体结构，其中所述半导体纳米颗粒与所述半导体层间隔开这样的距离，载流子通过量子隧穿而隧穿通过该距离。
3.根据权利要求1所述的半导体结构，其中所述掩埋绝缘体层包括: 第一掩埋绝缘体层，其具有与所述嵌入的半导体纳米颗粒的最下表面接触的最上表面；以及 位于所述嵌入的半导体纳米颗粒上方的第二掩埋绝缘体层。
4.根据权利要求3所述的半导体结构，其中所述第一掩埋绝缘体层和所述第二掩埋绝缘体层包括不同的电介质材料。
5.根据权利要求1所述的半导体结构，还包括横向包围所述源极区、所述漏极区、所述体区并且在所述掩埋绝缘体层的最下表面下方延伸的浅沟槽隔离结构。
6.根据权利要求1所述的半导体结构，还包括位于所述掩埋绝缘体层下方的处理衬底，其中背栅电极嵌入在所述处理衬底中并且位于所述体区下方。
7.根据权利要求1所述的半导体结构，还包括另一场效应晶体管，该另一场效应晶体管包括位于所 述半导体层的另一部分中的另一源极区、另一漏极区和另一体区，其中在所述半导体层的所述另一部分下方不存在半导体纳米颗粒。
8.根据权利要求7所述的半导体结构，其中所述场效应晶体管和所述另一场效应晶体管具有有着相同厚度并且包含相同材料的栅极叠层。
9.一种半导体结构，其包含自下而上为处理衬底、掩埋绝缘体层和顶部半导体层的叠层，其中所述掩埋绝缘体层包括位于所述掩埋绝缘体层的最上表面与所述掩埋绝缘体层的最下表面之间的平面上的嵌入的半导体纳米颗粒。
10.根据权利要求9所述的半导体结构，其中所述嵌入的半导体纳米颗粒具有范围为Inm到IOnm的横向尺寸。
11.根据权利要求9所述的半导体结构，其中所述嵌入的半导体纳米颗粒包括元素半导体材料或化合物半导体材料。
12.根据权利要求9所述的半导体结构，其中所述嵌入的半导体纳米颗粒与所述掩埋绝缘体层的所述最上表面垂直间隔开范围为Inm到5nm的间距。
13.根据权利要求9所述的半导体结构，其中所述嵌入的半导体纳米颗粒的最下表面是共面的。
14.根据权利要求9所述的半导体结构，其中所述掩埋绝缘体层包括: 第一掩埋绝缘体层，其具有与所述嵌入的半导体纳米颗粒的最下表面接触的最上表面；以及 位于所述嵌入的半导体纳米颗粒上方的第二掩埋绝缘体层。
15.根据权利要求14所述的半导体结构，其中所述第一掩埋绝缘体层和所述第二掩埋绝缘体层包括不同的电介质材料。
16.根据权利要求14所述的半导体结构，其中所述第一掩埋绝缘体层和所述第二掩埋绝缘体层中的每一者包括从氧化硅、氮化硅、氧氮化硅、电介质金属氧化物、电介质金属氮化物和电介质金属氧氮化物中独立选择的电介质材料。
17.根据权利要求9所述的半导体结构，其中所述嵌入的半导体纳米颗粒在所述掩埋绝缘体层的整个横向范围内横向延伸。
18.根据权利要求9所述的半导体结构，其中所述嵌入的半导体纳米颗粒嵌入在所述掩埋绝缘体层的第一部分中，该第一部分与所述掩埋绝缘体层的不包含任何嵌入的半导体纳米颗粒的第二部分横向间隔开。
19.一种形成半导体材料的方法，包括: 在位于处理衬底上的第一绝缘体层的表面上沉积半导体纳米颗粒； 在所述半导体纳米颗粒之上沉积第二绝缘体层；以及 将顶部半导体层接合到所述第二绝缘体层，其中形成了绝缘体上半导体(SOI)衬底，该衬底包括自下而上为所述处理衬底、掩埋绝缘体层和所述顶部半导体层的叠层，所述掩埋绝缘体层包括所述第一绝缘体层和所述第二绝缘体层。
20.根据权利要求19所述的方法，其中所述半导体纳米颗粒作为不形成连续层的分立颗粒而嵌入在所述掩埋绝缘体层中。
21.根据权利要求19所述的方法，其中所述嵌入的半导体纳米颗粒在所述掩埋绝缘体层的整个横向范围内横向延伸。
22.根据权利要求19所述的方法，还包括: 在所述第一绝缘体层的第一部分之上形成构图的掩蔽层，其中所述第一绝缘体层的第二部分不被所述构图的掩蔽层覆盖，其中在所述半导体纳米颗粒的所述沉积之后，所述半导体纳米颗粒通过所述构图的掩蔽层而与所述第一绝缘体层的所述第二部分间隔开；以及 在所述第二绝缘体层的所述沉积之前去除所述构图的掩蔽层。
23.根据权利要求19所述的方法，还包括:在所述掩埋绝缘体层之上形成场效应晶体管，其中所述场效应晶体管的源极区、漏极区和体区形成在嵌入所述半导体纳米颗粒的所述掩埋绝缘体层的区域之上。
24.根据权利要求23所述的方法，其中所述第二绝缘体层具有使得载流子能够通过量子隧穿而隧穿通过所述第二绝缘体层的厚度。
25.根据权利要求23所述的方法，还包括:在处理衬底中形成背栅电极，其中所述背栅电极位于所述体区下方。
【文档编号】H01L29/06GK103715199SQ201310456100
【公开日】2014年4月9日 申请日期:2013年9月29日 优先权日:2012年10月2日
【发明者】程慷果, R·H·德纳尔德, H·杰加纳森, A·卡基菲鲁兹, T·H·宁, G·G·沙希迪 申请人:国际商业机器公司