射频功率vdmosfet屏蔽栅结构的制作方法
【专利摘要】本发明公开了一种射频功率VDMOSFET屏蔽栅结构的制作方法，涉及微电子器件的制造方法【技术领域】。包括以下步骤：1）氧化和Si3N4淀积；2）多晶硅淀积及掺杂；3）SiO2和Si3N4淀积；4）漏区台面光刻及刻蚀；5）Si3N4淀积和刻蚀；6）栅氧化和多晶硅淀积；7）多晶硅栅光刻和刻蚀。本发明提出的屏蔽栅结构，在不增加栅极台阶高度的前提下，有效降低了台栅结构VDMOSFET器件的栅漏电容Cgd，对管芯进行电性能测试可以得出，采用屏蔽栅结构的VDMOSFET与台栅结构VDMOSFET相比，栅漏电容降低了71%以上。
【专利说明】射频功率VDMOSFET屏蔽栅结构的制作方法
【技术领域】
[0001]本发明涉及微电子器件的制造方法【技术领域】。
【背景技术】
[0002]射频功率晶体管作为功率放大器的重要组成部分，对功率放大器的设计和性能有很大的影响，因此，它在移动通信、卫星通信、军事通信、雷达系统、广播及医疗设备中扮演着至关重要的角色，有着广泛的应用。硅射频功率双扩散金属-氧化物-半导体场效应晶体管(DM0SFET)因其成本低、加工工艺成熟，并且射频性能优于其它硅射频功率晶体管，所以S波段以下，DM0SFET在市场上占有相当大的份额。
[0003]DM0SFET在射频领域通常以高电压工作来获得大功率、高增益和高效率，而在HF、VHF和UHF波段，移动通信、FM和AM广播发射机等方面的应用则需要射频功率垂直双扩散金属-氧化物-半导体场效应晶体管(VDMOSFET)在低工作电压条件下有较高的工作效率和功率增益，这就要求器件的寄生电容要小，栅电阻和导通电阻要低。
[0004]影响VDMOSFET器件功率增益的关键因素是栅电阻Re和栅漏电容Cgd，为降低这些寄生参量，国内外研究人员采用不同的器件结构进行了相关研究，取得了明显成效，1989年T.Sakai和N.Murakami在VDMOSFET相邻的沟道之间的N—区加入浅P型区并分断栅电极，使器件的栅漏电容Cgd和开关上升时间均减小了 50%，但使导通电阻Rw增加了 15% ; 2001年LIU Ying-kun等人采用台栅结构并利用难熔金属Mo做栅电极，有效降低了栅漏电容Cgd和栅电阻Re。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种射频功率VDMOSFET屏蔽栅结构的制作方法，所述方法在不增加栅极台阶高度的前提下，有效降低了台栅结构VDMOSFET器件的栅漏电各Cgdo
[0006]为解决上述技术问题，本发明所采取的技术方案是:一种射频功率VDMOSFET屏蔽栅结构的制作方法，其特征在于包括以下步骤:
1)在硅片的上层氧化一层氧化层，然后在氧化层之上沉积一层Si3N4，形成屏蔽层与衬底之间的介质层；
2)在介质层之上淀积多晶硅并对多晶硅进行磷元素掺杂，形成多晶硅屏蔽层；
3)在多晶硅屏蔽层的上方淀积SiO2，然后再淀积Si3N4；
4)采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后由上至下依次刻蚀掉漏区台面以外的Si3N4、Si02、多晶硅、Si3N4和SiO2，最里层的SiO2氧化层保持一定的剩余；
5)在上述器件的上表面淀积一层Si3N4,然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4 ;在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留50%剩余，最后将硅片上层的SiO2腐蚀干净，形成Si3N4侧墙保护层； 6)对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长栅氧化层，之后进行多晶硅淀积，并对多晶硅进行磷元素掺杂；
7)使用多晶硅栅光刻掩膜板进行光刻，去除多晶硅栅电极以外的光刻胶，然后采用等离子刻蚀技术将栅电极处的多晶硅腐蚀干净，腐蚀终止在硅片上的栅氧化层，并保持一定厚度的栅氧化层剩余，最终形成屏蔽栅结构。
[0007]优选的，在步骤I)之前还包括以下步骤，采用RCA技术对硅基片进行清洗，然后采用高压水汽氧化系统进行场区选择性氧化，氧化层厚度1.0±0.2μπι;在硅圆片上涂敷光刻胶，用场区光刻掩膜板光刻，保留场区光刻胶，然后采用RIE刻蚀SiO2至底部硅界面，保证刻蚀干净SiO2，形成干净的硅片。
[0008]优选的，所述步骤I)为，使用RCA方法对硅片进行清洗，然后在硅片的上表面氧化厚度为100nm±10nm的SiO2，然后在SiO2之上采用LPCVD淀积厚度为14nm±2nm的Si3N4介质层。
[0009]优选的，所述步骤2)为，在Si3N4介质层之上采用LPCVD淀积厚度为150nm土 15nm
的多晶硅，并对多晶硅进行磷元素的掺杂，形成多晶硅屏蔽层。
[0010]优选的，所述步骤3)为，在高掺杂的多晶硅屏蔽层的上方采用LPCVD淀积厚度为650nm±50nm 的 SiO2，然后采用 LPCVD 淀积厚度为 100nm±10nm 的 Si3N4。
[0011]优选的，所述步骤4)为，在最上层的Si3N4上涂抹一层光刻胶，采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后采用RIE刻蚀掉漏区台面以外最上层的Si3N4和最上层的SiO2，再利用HDP设备刻蚀掉多晶硅、里层的Si3N4和里层的SiO2，刻蚀后漏区台面以外剩余SiO2厚度为50nm。
[0012]优选的，所述步骤5)为，采用RCA技术对硅片进行清洗，在上述器件的上表面淀积100nm±10nm的Si3N4，然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4,在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留25nm剩余，最后将漏区台面区以外的SiO2腐蚀干净，形成Si3N4侧墙保护层。
[0013]优选的，所述步骤6)为，采用RCA技术对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长厚度为45nm±3nm的栅氧化层，之后采用LPCVD在上述基片之上淀积厚度为450nm±30nm的多晶娃，并对多晶娃进行憐兀素惨杂。
[0014]优选的，所述步骤7)为在上述基片的上层涂覆一层光刻胶，采用多晶硅栅光刻掩膜板进行光刻，去除多晶硅栅电极以外的光刻胶，然后采用HDP设备将多晶硅刻蚀干净，刻蚀后娃表面剩余SiO2厚度约为35nm±3nm,最终形成屏蔽栅结构。
[0015]采用上述技术方案所产生的有益效果在于:本发明提出的屏蔽栅结构，在不增加栅极台阶高度的前提下，有效降低了台栅结构VDMOSFET器件的栅漏电容Cgd，对管芯进行电性能测试可以得出，采用屏蔽栅结构的VDMOSFET与台栅结构VDMOSFET相比，栅漏电容降低了 71%以上。本发明不仅可以用于低频工作的射频功率VDMOSFET器件，也适用于高频率的VDMOSFET 器件。
【专利附图】
【附图说明】
[0016]下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0017]图1是本发明经过步骤I)处理后基片的结构示意图； 图2是本发明经过步骤2)处理后基片的结构示意图；
图3是本发明经过步骤3)处理后基片的结构示意图；
图4是本发明经过步骤4)处理后基片的结构示意图；
图5和6是本发明经过步骤5)处理后基片的结构示意图；
图7是本发明经过步骤6)处理后基片的结构示意图；
图8是本发明经过步骤7)处理后基片的结构示意图；
图9是屏蔽栅结构VDMOSFET的栅、源、漏电极结构示意图；
其中:1、硅片2、SiO2 3、Si3N4 4、多晶硅。
【具体实施方式】
[0018]屏蔽栅结构是采用常规硅工艺技术实现的一种能够降低射频功率VDMOSFET器件栅漏电容Cgd的栅结构。台栅结构是在VDMOSFET器件左右两沟道之间的N_区上方生长了一层很厚SiO2介质层；屏蔽栅结构是在台栅结构基础上，在不增加台阶高度的前提下，在N_区和多晶硅栅电极之间的厚介质中加入一层掺杂多晶硅，在多晶硅栅电极与N_区之间形成“介质层+多晶硅+介质层”的“三明治”结构。
[0019]以某工作频率为VHF波段、工作电压为12V、输出功率IOW左右的硅射频功率VDMOSFET器件工艺加工为例，来说明本发明的【具体实施方式】和成果。实现本发明的方法步骤如下:
O采用RCA技术对硅基片进行清洗，然后采用高压水汽氧化系统进行场区选择性氧化，氧化层厚度1.0±0.2μπι;在硅圆片上涂敷光刻胶，用场区光刻掩膜板光刻，保留场区光刻胶，然后采用RIE刻蚀SiO2至底部硅界面，保证刻蚀干净SiO2，形成干净的硅片。
[0020]2)使用RCA方法对硅片进行清洗，然后在硅片的上表面干氧氧化厚度为100nm±10nm的SiO2,然后在SiO2之上采用低压化学气相沉积法(LPCVD)淀积厚度为14nm±2nm的Si3N4介质层,如图1所示。
[0021]3)在Si3N4介质层之上采用LPCVD淀积厚度为150nm土 15nm的多晶硅，并在950°C温度下对多晶硅进行磷元素的掺杂(注入或者扩散)，形成多晶硅屏蔽层，如图2所示。
[0022]4)在高掺杂的多晶硅屏蔽层的上方采用LPCVD淀积厚度为650nm±50nm的SiO2,然后采用LPCVD淀积厚度为100nm±10nm的Si3N4，如图3所示。
[0023]5)在最上层的Si3N4上涂抹一层光刻胶，采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后采用RIE (反应离子刻蚀设备)刻蚀掉漏区台面以外最上层的Si3N4和最上层的SiO2，再利用HDP (高密度等离子体刻蚀)设备刻蚀掉多晶硅、里层的Si3N4和里层的SiO2，刻蚀后漏区台面以外剩余SiO2厚度为50nm，如图4所示。
[0024]6)采用RCA技术对硅片进行清洗，在上述器件的上表面淀积100nm±10nm的Si3N4,如图5所示；然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4，在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留25nm剩余，最后将漏区台面区以外的SiO2腐蚀干净，形成Si3N4侧墙保护层，如图6所示。
[0025]7)采用RCA技术对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长厚度为45nm±3nm的栅氧化层，之后采用LPCVD在上述基片之上淀积厚度为450nm±30nm的多晶娃,并对多晶娃进行磷元素掺杂(注入或者扩散),如图7所示。[0026]8)在上述基片的上层涂覆一层光刻胶，采用多晶硅栅光刻掩膜板进行光刻，去除多晶娃栅电极以外的光刻胶，然后米用HDP设备将多晶娃刻蚀干净,刻蚀后娃表面剩余SiO2厚度约为35nm±3nm,最终形成屏蔽栅结构,如图8所示。
[0027]在此工艺结束后，再进行沟道掺杂、退火以及源极的掺杂、退火，最后进行金属布线引出电极完成芯片的制作，屏蔽栅结构VDMOSFET的栅源漏电极如图9所示。
[0028]本发明提出的屏蔽栅结构，在不增加栅极台阶高度的前提下，有效降低了台栅结构VDMOSFET器件的栅漏电容Cgd，对管芯进行电性能测试可以得出，采用屏蔽栅结构的VDMOSFET与台栅结构VDMOSFET相比，栅漏电容降低了 71%以上。本发明不仅可以用于低频工作的射频功率VDMOSFET器件，也适用于高频率的VDMOSFET器件。
[0029]本文中应用了具体个例对本发明的原理及其实施方式进行了阐述，以上实施例的说明只是用来帮助理解本发明的方法及其核心思想。应当指出，对于本领域的普通技术人员来说，在不脱离本发明原理的前提下还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
【权利要求】
1.一种射频功率VDMOSFET屏蔽栅结构的制作方法，其特征在于包括以下步骤: 1)在硅片(I)的上层氧化一层氧化层，然后在氧化层之上沉积一层Si3N4(3)，形成屏蔽层与衬底之间的介质层； 2)在介质层之上淀积多晶硅(4)并对多晶硅进行磷元素掺杂，形成多晶硅屏蔽层； 3)在多晶硅屏蔽层的上方淀积SiO2(2)，然后再淀积Si3N4 ； 4)采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后由上至下依次刻蚀掉漏区台面以外的Si3N4、Si02、多晶硅、Si3N4和SiO2，最里层的SiO2氧化层保持一定的剩余； 5)在上述器件的上表面淀积一层Si3N4,然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4 ;在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留50%剩余，最后将硅片上层的SiO2腐蚀干净，形成Si3N4侧墙保护层； 6)对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长栅氧化层，之后进行多晶硅淀积，并对多晶硅进行磷元素掺杂； 7)使用多晶硅栅光刻掩膜板进行光刻，去除多晶硅栅电极以外的光刻胶，然后采用等离子刻蚀技术将栅电极处的多晶硅腐蚀干净，腐蚀终止在硅片上的栅氧化层，并保持一定厚度的栅氧化层剩余，最终形成屏蔽栅结构。
2.根据权利要求1所述的射频功率VDM0SFET屏蔽栅结构的制作方法，其特征在于:在步骤I)之前还包括以下步 骤，采用RCA技术对硅基片进行清洗，然后采用高压水汽氧化系统进行场区选择性氧化，氧化层厚度1.0±0.2μπι;在硅圆片上涂敷光刻胶，用场区光刻掩膜板光刻，保留场区光刻胶，然后采用RIE刻蚀SiO2至底部硅界面，保证刻蚀干净SiO2，形成干净的娃片。
3.根据权利要求1所述的射频功率VDM0SFET屏蔽栅结构的制作方法，其特征在于:所述步骤I)为，使用RCA方法对硅片进行清洗，然后在硅片的上表面氧化厚度为100nm±10nm的SiO2，然后在SiO2之上采用LPCVD淀积厚度为14nm±2nm的Si3N4介质层。
4.根据权利要求1所述的射频功率VDM0SFET屏蔽栅结构的制作方法，其特征在于:所述步骤2)为，在Si3N4介质层之上采用LPCVD淀积厚度为150nm±15nm的多晶硅，并对多晶硅进行磷元素的掺杂，形成多晶硅屏蔽层。
5.根据权利要求1所述的射频功率VDM0SFET屏蔽栅结构的制作方法，其特征在于:所述步骤3)为，在高掺杂的多晶硅屏蔽层的上方采用LPCVD淀积厚度为650nm±50nm的SiO2,然后采用LPCVD淀积厚度为100nm±10nm的Si3N4。
6.根据权利要求1所述的射频功率VDM0SFET屏蔽栅结构的制作方法，其特征在于:所述步骤4)为，在最上层的Si3N4上涂抹一层光刻胶，采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后采用RIE刻蚀掉漏区台面以外最上层的Si3N4和最上层的SiO2，再利用HDP设备刻蚀掉多晶硅、里层的Si3N4和里层的SiO2，刻蚀后漏区台面以外剩余SiO2厚度为50nm。
7.根据权利要求1所述的射频功率VDM0SFET屏蔽栅结构的制作方法，其特征在于:所述步骤5)为，采用RCA技术对硅片进行清洗，在上述器件的上表面淀积100nm±10nm的Si3N4,然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4，在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留25nm剩余，最后将漏区台面区以外的SiO2腐蚀干净，形成Si3N4侧墙保护层。
8.根据权利要求1所述的射频功率VDM0SFET屏蔽栅结构的制作方法，其特征在于:所述步骤6)为，采用RCA技术对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长厚度为45nm±3nm的栅氧化层，之后采用LPCVD在上述基片之上淀积厚度为450nm±30nm的多晶娃，并对多晶娃进行磷兀素掺杂。
9.根据权利要求1所述的射频功率VDM0SFET屏蔽栅结构的制作方法，其特征在于:所述步骤7)为在上述基片的上层涂覆一层光刻胶，采用多晶硅栅光刻掩膜板进行光刻，去除多晶硅栅电极以外的光刻胶，然后将多晶硅刻蚀干净，刻蚀后硅表面剩余SiO2厚度约为35nm± 3nm,最终形成屏蔽栅结构。
【文档编号】H01L21/28GK103545194SQ201310471976
【公开日】2014年1月29日 申请日期:2013年10月11日 优先权日:2013年10月11日
【发明者】李飞, 刘英坤 申请人:中国电子科技集团公司第十三研究所