半导体器件的制作方法

半导体器件的制作方法
【专利摘要】半导体器件(1)包括衬底(10)、栅极绝缘膜(20)、以及栅电极(30)。衬底(10)包括化合物半导体，并且具有凹部(17)，当在厚度方向中的横截面看时，该凹部(17)在一个主表面(10A)处开口并且具有侧壁表面(17A)。栅极绝缘膜被设置为以便接触侧壁表面(17A)的顶部。栅电极(30)被设置为以便接触栅极绝缘膜(20)的顶部。衬底(10)包括：第一导电类型的源极区(15)，其被设置为在侧壁表面(17A)处被暴露；和第二导电类型的体区(14)，其被设置为当在源极区(15)看时与一个主表面相反，与源极区(15)接触，并且被暴露在侧壁表面(17A)上。当在平面图中看时，凹部(17A)具有封闭的形状，并且当在凹部(17)中的任意方向中看时，侧壁表面(17A)在各个方向提供向外突出的形状。结果，能够提供允许提高耐压的半导体器件(1)。
【专利说明】半导体器件

【技术领域】
[0001]本发明涉及一种半导体器件，更加具体地，涉及一种允许提高击穿电压的半导体器件。

【背景技术】
[0002]近年来，为了实现半导体器件中的高击穿电压、低损耗等等，已经开始采用碳化硅作为用于半导体器件的材料。碳化硅是具有比在传统上已经被广泛地用作用于半导体器件的材料的硅的带隙大的带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高的击穿电压、被减少的导通电阻等等。
[0003]采用碳化硅作为其材料的示例性的半导体器件是MOSFET (金属氧化物半导体场效应晶体管)等等。MOSFET是根据预定的阈值电压控制沟道区中存在/不存在反型层以便传导和中断电流的半导体器件。例如，日本专利特开N0.2005-328013(专利文献I)描述其中沿着沟槽壁表面形成沟道区的沟槽栅极型M0SFET。
[0004]引用列表
[0005]专利文献
[0006]PTL 1:日本专利特开 N0.2005-328013


【发明内容】

[0007]技术问题
[0008]然而，通过在日本专利特开N0.2005-328013中描述的M0SFET，难以确保足够的击穿电压。
[0009]鉴于前述问题，已经提出本发明，并且其目的是为了提供允许提高的击穿电压的半导体器件。
[0010]问题的解决方案
[0011]发明人已经坚持不懈地研究在沟槽栅极型MOSFET中的台面的形状和电场强度之间的关系。台面包括η型的源极区、ρ型的体区、以及η型的漂移区。结果，发明人已经获得下述知识并且到达本发明。具体地，电场被集中在台面的两个相邻的侧表面(换言之，在构成栅极沟槽的侧壁表面中的两个相邻的侧壁表面)之间的边界部分处的P型的体区和η型的漂移区之间的结合部分的附近。特别地，当台面的两个侧表面形成小于180°的角时，在两个相邻的侧表面之间的边界部分处的电场强度变成比台面的侧表面内的电场强度高。
[0012]因此，根据本发明的半导体器件包括衬底、栅极绝缘膜、以及栅电极。衬底由化合物半导体制成并且具有凹部，当在沿着厚度方向的横截面中看时，该凹部在其一个主表面处开口并且具有侧壁表面。栅极绝缘膜被设置在侧壁表面中的每一个上并且与侧壁表面中的每一个接触。栅电极被设置在栅极绝缘膜上并且与栅极绝缘膜接触。衬底包括:源极区，该源极区具有第一导电类型并且被设置为在侧壁表面处被暴露；和体区，该体区具有第二导电类型，并且当从源极区看时被设置为在与该一个主表面相反的一侧与源极区接触，使得被暴露在侧壁表面处。当在平面图中看时，凹部具有封闭的形状。当在凹部中从任意方向中看时，侧壁表面在各个方向提供向外突出的形状。
[0013]根据本发明的半导体器件，当在平面图中看时，凹部具有封闭的形状，并且当在凹部中从任意位置看时，侧壁表面在各个方向提供向外突出的形状。因此，在凹部的侧壁表面中的两个相邻的侧壁表面之间的角小于180°。因此，通过缓和在两个相邻的侧壁表面之间的边界部分处的电场强度，能够提高半导体器件的击穿电压。
[0014]优选地在上述半导体器件中，当在平面图中看时，凹部具有多边形的形状。因此，能够以高集成度形成单元。
[0015]此外，如果凹部被形成同时使用由两个或者多个元件构成的化合物半导体，则凹部的多个侧壁表面可能具有在极性上不同的面。当在多个侧壁表面中的极性不同的情况下，栅电极被馈送有电压时，电场强度在侧壁表面中变成不平衡以局部地形成具有低击穿电压的部分。
[0016]优选地，在上述半导体器件中，与多边形的边相对应的侧壁表面中的至少两个被形成为包括化合物半导体的结晶学的等效面。结晶学的等效面具有相同的极性。因此，当栅电极被馈送有电压时，通过抑制侧壁表面中的电场强度的不平衡，能够抑制局部地形成具有低击穿电压的部分。
[0017]优选地在上述半导体器件中，凹部具有底壁表面，并且该底壁表面和侧壁表面中的每一个形成大于90°的角。因此，在凹部的底壁表面和侧壁表面之间的边界部分中能够缓和电场集中。
[0018]优选地，在上述半导体器件中，凹部的侧壁表面包括具有{0-33-8}的面取向的第一面。因此，侧壁表面中的沟道电阻能够被减少。因此，能够减少导通电阻。
[0019]优选地，在上述半导体器件中，凹部的侧壁表面在微观上包括第一面，并且侧壁表面在微观上进一步包括具有{0-11-1}的面取向的第二面。因此，能够进一步减少侧壁表面中的沟道电阻。因此，能够进一步减少导通电阻。
[0020]优选地，在上述半导体器件中，凹部的侧壁表面的第一面和第二面包括具有{0-11-2}的面取向的组合面。因此，能够进一步减少侧壁表面中的沟道电阻。因此，能够进一步减少导通电阻。
[0021]优选地，在上述半导体器件中，凹部的侧壁表面在宏观上相对于{000-1}面具有62° ±10°的偏离角。因此，能够进一步减少侧壁表面中的沟道电阻。因此，能够进一步减少导通电阻。
[0022]本发明的有益效果
[0023]从上面的描述中显然的是，根据本发明中的半导体器件，能够实现提高的击穿电压。

【专利附图】

【附图说明】
[0024]图1是示出根据本发明的一个实施例的半导体器件的结构的示意性的横截面图。
[0025]图2是示意性地示出根据本发明的实施例的半导体器件的衬底的结构的透视图。
[0026]图3(A)是示意性地示出在本发明的实施例中的半导体器件的衬底的源极区的结构的平面图。图3(B)是示意性地示出单元的结构的平面图。
[0027]图4(A)是示意性地示出本发明的实施例的半导体器件的第一凹部的形状的平面图。图4(B)是示意性地示出本发明的实施例的半导体器件的第一凹部的形状的透视图。
[0028]图5(A)是示意性地示出本发明的实施例的半导体器件的第一凹部的形状的平面图。图5(B)是示意性地示出本发明的实施例的半导体器件的第一凹部的形状的透视图。
[0029]图6是示意性地示出用于制造本发明的实施例中的半导体器件的方法的流程图。
[0030]图7是用于图示用于制造本发明的实施例中的半导体器件的方法的第一步骤的示意性的横截面图。
[0031]图8是用于图示用于制造本发明的实施例中的半导体器件的方法的第二步骤的示意性的横截面图。
[0032]图9是用于图示用于制造本发明的实施例中的半导体器件的方法的第三步骤的示意性的横截面图。
[0033]图10是用于图示用于制造本发明的实施例中的半导体器件的方法的第四步骤的示意性的横截面图。
[0034]图11是用于图示用于制造本发明的实施例中的半导体器件的方法的第五步骤的(沿着X1-XI的图2的区域的)示意性的横截面图。
[0035]图12是用于图示用于制造本发明的实施例中的半导体器件的方法的第六步骤的示意性的横截面图。
[0036]图13是用于图示用于制造本发明的实施例中的半导体器件的方法的第七步骤的示意性的横截面图。
[0037]图14是用于图示用于制造本发明的实施例中的半导体器件的方法的第八步骤的示意性的横截面图。
[0038]图15是示意性地示出本发明的实施例中的衬底的精细结构的部分横截面图。
[0039]图16示出六边形的多型体4H的(000-1)面的晶体结构。
[0040]图17示出沿着图16中的线XVI1-XVII的(11_20)面的晶体结构。
[0041]图18示出在(11-20)面中在具有图15的组合面的表面的附近的晶体结构。
[0042]图19是图15的组合面的从(01-10)面的视图。
[0043]图20是示出在执行热蚀刻的情况和没有执行热蚀刻的情况中的每一个中的在沟道迁移率和在从宏观上看到的沟道表面与(000-1)面之间的角之间的示例性关系的曲线图。
[0044]图21是示出在沟道迁移率和在沟道方向与〈0-11-2〉方向之间的角之间的示例性关系的曲线图。
[0045]图22示出图17的修改。

【具体实施方式】
[0046]下面参考附图描述本发明的实施例。应注意的是，在下面提及的附图中，相同或者相对应的部分被给予相同的附图标记并且没有被重复地描述。此外，在本说明书中，由[]表示单独的取向，由〈> 表示群取向，并且由O表示单独的面，并且由{}表示群面。另外，应当通过在数字上面放(横条)来结晶学指示负指数，但是通过在本说明书的数字之前放负号来指示。
[0047]首先，将会描述本发明的一个实施例。首先，下面参考图1描述用作根据实施例的半导体器件的MOSFET I的结构。MOSFET I包括由化合物半导体制成并且具有主表面1A的衬底10、栅极绝缘膜20、栅电极30、层间绝缘膜40、欧姆电极50、源极焊盘电极60、漏电极70、以及漏极焊盘电极80。衬底10包括基础衬底11和半导体层12。在半导体层12中，形成漂移区13、体区14、源极区15、以及高浓度第二导电类型区16。此外，衬底10被提供有多个第一凹部17 (参见图1)，多个第一凹部17中的每一个在主表面1A侧开口并且具有第一侧壁表面17A和第一底壁表面17B。此外，衬底10被提供有第二凹部18 (参见图11)，该第二凹部18在主表面1A侧开口并且具有第二侧壁表面18A和第二底壁表面18B。
[0048]基础衬底11是由例如碳化硅制成，包含诸如N(氮)的η型杂质，并且因此具有η型导电性(第一导电类型)。漂移区13被形成在基础衬底11的主表面IlA上。与基础衬底11 一样，漂移区13包含诸如N(氮)的η型杂质，并且因此具有η型导电性。其在漂移区13中的浓度小于在基础衬底11中的浓度。
[0049]体区14 (在与基础衬底11侧相反的一侧)被形成在漂移区13上并且与漂移区13接触。体区14包含诸如Al (铝)或者B (硼)的ρ型杂质，并且因此具有ρ型导电性(第二导电类型)。当在衬底10的厚度方向中(即，在平行于图1的纸面的平面中)的横截面图中看时，体区14被暴露在第一凹部17的第一侧壁表面17Α处,并且被设置为在第一凹部17被介于其间的情况下面向本身。应注意的是，当从源极区15中看时，体区14被设置在与主表面1A相反的一侧。
[0050]源极区15 (在与漂移区13侧相反的一侧)被形成在体区14并且与体区14接触。源极区15包含诸如P (磷)的η型杂质，并且因此具有与基础衬底11和漂移区13 —样的η型导电性(第一导电类型)。此外，源极区15中的η型杂质的浓度高于漂移区13中的浓度。当在衬底10的厚度方向中的横截面中看时，源极区15被暴露在第一凹部17的第一侧壁表面17Α处，并且被设置为在第一凹部17介于其间的情况下面向本身。
[0051]高浓度第二导电类型区16被形成为在半导体层12中与体区14和漂移区13接触，以便延伸到比第一凹部17更深的区域。具体地，高浓度第二导电类型区16被设置为与欧姆电极50接触，延伸通过体区14，并且具有与漂移区13接触并且被设置在相对于第一凹部17的第一底壁表面17Β更加离开主表面1A的位置处的接触表面(即，高浓度第二导电类型区16的底表面16Β)。与体区14 一样，高浓度第二导电类型区16包含诸如Al (铝)的η型杂质并且因此具有P型导电性。高浓度第二导电类型区16中的浓度高于体区14中的浓度。
[0052]第一凹部17中的每一个被形成为延伸通过源极区15和体区14并且到达漂移区
13。具体地，第一凹部17被形成使得第一底壁表面17Β被设置为相对于高浓度第二导电类型区16的底表面16Β更加靠近欧姆电极50。此外，如在图1中所示，第一凹部17被形成为使得第一侧壁表面17Α和第一底壁表面17Β形成大于90°的角Θ。换言之，第一凹部17被形成为使得第一侧壁表面17Α和衬底10的主表面1A形成大于90°的角Θ。
[0053]第二凹部18被形成为延伸通过源极区15并且到达体区14。具体地，高浓度第二导电类型区16被形成为朝着漏电极70从第二凹部18的第二底壁表面18Β延伸。此外，如在图1中所示，第二侧壁表面18Α和第二底壁表面18Β形成近似于90°的角。在第二凹部18的第二侧壁表面18Α处，源极区15被暴露。
[0054]接下来，参考图2和图3，将会描述第一凹部17和第二凹部18的形状。如在图2和图3中所示，例如，第一凹部17和第二凹部18中的每一个具有六边形的平面形状。第一凹部17的第一侧壁表面17A、源极区15、体区14、以及漂移区13被暴露。在第二凹部18的壁表面处，源极区15被暴露。在第二凹部18的第二底壁表面18B处，体区14被暴露。
[0055]参考图3(A)，将会描述源极区15的平面结构。在此，图3(A)和图3(B)是在垂直于衬底10的主表面1A的方向中的相同视野的平面视图。在图3㈧中，通过斜线为主表面1A中的源极区15的暴露部分加阴影以便图示源极区15的结构。图3(B)是用于图示单元的结构的图，并且因此没有通过斜线为源极区15加阴影。如在图3㈧中所示，当在平面图中看时，在介于一个确定的第一凹部17和与此一个确定的第一凹部17相邻的另一个第一凹部17之间的区域中，在第一凹部17介于其间的情况下彼此面向的源极区15的部分被相互连接。换言之，当在平面图中看时，源极区15被设置为包围第一凹部17。此外，体区14被形成为与源极区15接触。因此，当在平面图中看时，在介于在一个确定的第一凹部17和与此一个确定的第一凹部17相邻的另一个第一凹部17之间的区域中，在第一凹部17介于其间的情况下彼此面向的体区14的部分被相互连接。换言之，当在平面图中看时，体区14被设置为包围第一凹部17。
[0056]参考图3(B)，将会描述单元的结构。如在图3(B)中所示，MOSFET I具有单元18C，其通过相互连接六个顶点的假设的六角形。这样的假设的六角形单元18C具有与其它的六角形单元17C接触的边。在单元18C的中心部分处，形成第二凹部18。在各个单元17C的中心部分处，形成第一凹部17。包围单元18C的顶点25中的每一个是两个单元17C的顶点中的每一个与一个单元18C的顶点重叠的点。参考图3㈧和图3(B)，源极区15被形成为包括假设的六角形单元18C和单元17C的顶点。
[0057]此外，多个第一凹部17被设置为包围第二凹部18。在实施例的MOSFET I中，第一凹部17被设置在通过交替的长短虚线指示的假设的六角形H的边上以便包围第二凹部18。此外，参考图1，栅电极30被形成在第一凹部17中，并且欧姆电极50被形成在第二凹部18中。即，在实施例的MOSFET I中，具有栅电极30的六个单元17C被形成在具有欧姆电极50的一个单元18C周围。假定一个单元18C和被设置在单元18C周围的六个单元17C是一个单位，实施例的MOSFET I具有在其间没有空间的情况下布置多个这样的单位的形状。应注意的是，具有欧姆电极50的单元18C用作用于将电流供应给源极区15的接触单元。具有栅电极30的单元17C中的每一个用作用于经由沟道使来自于源极区15的电流流到漂移区13的沟道单元。
[0058]参考图4和图5，将会描述第一凹部的形状。
[0059]如在图4(A)和图4(B)中所示，当在平面图中看时，被形成在沟道单元17C中的第一凹部17具有封闭的形状。当在平面图中看时，第一凹部17具有六角形的形状。通过分别对应于六边形的边的六个第一侧壁表面17A1至17A6形成具有这样的六边形的平面形状的第一凹部17。由这六个第一侧壁表面中的两个相邻的第一侧壁表面(例如，第一侧壁表面17A1和第一侧壁表面17A6)形成的角Θ I至Θ 6中的每一个大于180°。在本实施例中，由两个相邻的第一侧壁表面形成的角Θ1至Θ 6中的每一个均是240°。
[0060]此外，分别对应于六边形的边的六个第一侧壁表面17A1至17A6中的至少两个被形成为包括化合物半导体的在结晶学上的等价面。具体地，上面描述的至少两个第一侧壁表面17A对应于相对于形成化合物半导体的原子的偏振方向(例如,在碳化娃的情况下的c轴方向)在等效晶向中倾斜的面。
[0061]此外，如在图4(A)中所示，当从第一凹部17的任何位置X看时，第一侧壁表面17A1至17A6在各个方向提供向外突出的形状。换言之，当从第一凹部17的任意的位置x看时，在相邻的两个第一侧壁表面17A之间的角小于180°。
[0062]如在图5(A)和图5(B)中所示，当在平面图中看时，被形成在沟道单元17C中的第一凹部17具有四边形的形状。通过四个第一侧壁表面17A1至17A4形成具有这样的四边形的平面形状的第一凹部17。由这四个第一侧壁表面中的两个相邻的第一侧壁表面(例如，第一侧壁表面17A1和第一侧壁表面17A4)形成的角Θ I至Θ 4中的每一个大于180°。在本实施例中，由两个相邻的第一侧壁表面形成角Θ1至Θ 4中的每一个均是270°。此夕卜，如在图5(A)中所示，当从第一凹部17中的任意的位置X中看时，第一侧壁表面17A1至17A4在各个方向提供向外突出的形状。
[0063]应注意的是，当在平面图中看时，第一凹部17可以具有任何封闭的形状，诸如三角形形状、多边形形状、或者圆形形状。也应注意的是，当在平面图中看时，第一凹部17的形状可以是通过相互连接直线部分和弯曲部分形成的封闭的形状。优选地，当在平面图中看时，第一凹部17具有正六边形的形状。
[0064]再次参考图1，栅极绝缘膜20是由例如S12 ( 二氧化硅)构成，并且被设置在第一凹部17的第一侧壁表面17A和第一底壁表面17B和衬底10的主表面1A上并且与第一凹部17的第一侧壁表面17A和第一底壁表面17B和衬底10的主表面1A接触。
[0065]栅电极30是由具有被添加在其中的杂质的诸如多晶硅的导体构成，并且被设置在栅极绝缘膜20上并且与栅极绝缘膜20接触以便填充第一凹部17。
[0066]层间绝缘膜40是由例如S12(二氧化硅)构成，并且被设置在栅电极30上并且与栅电极30接触。具体地，层间绝缘膜40使栅电极30与欧姆电极50电绝缘。
[0067]欧姆电极50被形成为与衬底10的主表面10A、源极区15、体区14、以及高浓度第二导电类型区16接触。具体地，欧姆电极50是由能够与源极区15欧姆接触的材料，诸如NixSiy (硅化镍)、TixSiy (硅化钛)、AlxSiy (硅化铝)、或者TixAlySiz (硅化钛铝)构成。欧姆电极50被电连接到源极区15。此外，欧姆电极50被设置在第二凹部18的第二侧壁表面18A和第二底壁表面18B上并且与第二凹部18的第二侧壁表面18A和第二底壁表面18B接触。
[0068]漏电极70被形成在基础衬底11的与其主表面IlA相反的主表面IlB并且与主表面IlB接触。漏电极70是由例如与欧姆电极50的材料相同的材料制成，并且被电连接到基础衬底11。
[0069]源极焊盘电极60被设置在层间绝缘膜40和欧姆电极50上并且与层间绝缘膜40和欧姆电极50接触。具体地，源极焊盘电极60是由诸如Al (铝)的导体制成，并且经由欧姆电极50被电连接到源极区15。
[0070]漏极焊盘电极80被设置在漏电极70上并且与漏电极70接触。具体地，与源极焊盘电极60 —样，漏极焊盘电极80是由诸如Al (铝)的导体构成，并且经由漏电极70被电连接到基础衬底11。
[0071]下面描述MOSFET I的第一凹部17的第一侧壁表面17A的结构。
[0072]包括沟道表面CH(参见图1)的第一侧壁表面17A具有特定的面，使得沟道表面CH也具有特定的面。如在图15中所示，具有特定的面的第一侧壁表面17A具有面SI (第一面)。面SI具有{0-33-8}的面取向，并且优选地具有(0-33-8)的面取向。优选地，第一侧壁表面17A在微观上具有面SI。优选地，第一侧壁表面17A在微观上进一步包括面S2 (第二面)。面S2具有{0-11-1}的面取向，并且优选地具有(0-11-1)的面取向。在此，术语“微观上”指的是“精密到考虑大约是原子间间距的至少两倍的大小的程度”。例如，作为用于观察这样的微观结构的方法，能够使用TEM(透射电子显微镜)。
[0073]优选地，第一侧壁表面17A具有组合面SR。组合面SR是由周期地重复的面SI和S2构成。例如，通过TEM或者AFM(原子力显微镜)能够观察这样的周期性结构。组合面SR具有{0-11-2}的面取向，并且优选地具有(0-11-2)的面取向。在这样的情况下，在宏观上，组合面SR相对于{000-1}面具有62°的偏离角。在此，术语“宏观”指的是“忽视具有近似于原子间间距的大小的精细结构”。对于这样的宏观的偏离角的测量，例如，能够使用采用一般的X射线衍射的方法。优选地，在沟道表面CH中，载流子在沟道方向CD中流动，在沟道方向⑶中进行了上述周期性重复。
[0074]下面描述组合面SR的详细结构。
[0075]通常，如在图16中所示，关于Si原子(或者C原子)，当从(000-1)面看多型4H的碳化硅单晶时，层A中的原子(附图中的实线)、被设置在其下方的层B中的原子(附图中的虚线)、和被设置在其下方的层C中的原子(附图中的点划线)、以及被设置在其下方的层B中的原子(在附图中未示出)被重复地提供。换言之，在将四个层ABCB视为一个周期的情况下，提供诸如ABCBABCBABCB...的周期性的堆叠结构。
[0076]如在图17中所示，在(11-20)面(沿着图16的线XVI1-XVII截取的横截面)中，构成上述一个周期的四个层ABCB中的每一个中的原子沿着(0-11-2)面没有完全地对准。在图17中，(0-11-2)面被图示为经过层B中的原子的位置。在这样的情况下，理解的是，层A和B中的原子中的每一个从(0-11-2)面偏离。因此，即使当碳化硅单晶体的表面的宏观面取向，即，在忽视其原子级结构的情况下的面取向被限于(0-11-2)，此表面能够在微观上具有各种结构。
[0077]如在图18中所示，通过交替地提供具有(0-33-8)的面取向的面SI和被连接到面SI并且具有不同于各个面SI的面取向的面S2构造组合面SR。面SI和S2中的每一个具有是Si原子(或者C原子)的原子间间距的两倍的长度。应注意的是，在面SI和面S2被平均化的情况下的面对应于(0-11-2)面(图17)。
[0078]如在图19中所示，当从(01-10)面看组合面SR时，单晶体结构具有周期地包括等效于立方结构的结构(面Si部分)的部分。具体地，通过交替地提供具有在等效于立方结构的上述结构中的(001)的面取向的面SI和被连接到面SI并且具有不同于各个面SI的面取向的面S2构造组合面SR。而且在除了 4H之外的多型结构中，表面因此能够是由具有在等效于立体方结构的结构中的(001)的面取向的面(图19中的面SI)和被连接到前述面并且具有不同于各个前述面的面取向的面构造而成。多型可以是，例如，6H或者15R。
[0079]参考图20，下面描述在第一侧壁表面17A的晶面与沟道表面CH中的迁移率MB之间的关系。在图20的曲线图中，水平轴表示通过(000-1)面和具有沟道表面CH的第一侧壁表面17A的宏观面取向形成的角Dl,而垂直轴表不迁移率MB。点群CH对应于通过热蚀刻完成为具有特定的面的第一侧壁表面17A的情况，然而点群MC对应于没有执行热蚀刻的情况。
[0080]在点群MC中，当沟道表面CH的表面具有(0-33-8)的宏观面取向时，迁移率MS是最大值。这推测是由于下述原因。即，在没有执行热蚀刻的情况下，即，在沟道表面的微观结构没有被特别地控制的情况下，其宏观面取向对应于(0-33-8)，因此(0-33-8)的微观面取向，即，考虑到原子级的(0-33-8)的面取向的形成比率在统计学上变高。
[0081]另一方面，当沟道表面CH的表面的宏观面取向是(0-11-2)(箭头EX)时在点群CM中的迁移率MB是最大值。这推测是由于下述原因。即，如在图18和图19中所示，均具有(0-33-8)的面取向的多数面SI是稠密的并且有规则地布置，并且面S2介于其间，从而在沟道表面CH的表面中(0-33-8)的微观面取向的比率变高。
[0082]应注意的是，迁移率MB具有对组合面的取向依赖性。在图21中示出的曲线图中，水平轴表不在沟道方向和〈0-11-2〉方向之间的角D2,而垂直轴表不沟道表面CH中的迁移率MB(以任何单位)。为了曲线图的可视性，其中互补地提供虚线。从此曲线图，已经发现为了增加沟道迁移率MB，沟道方向⑶(图15)优选地具有不小于0°并且不大于60°，更加优选地，大体上0°的角D2。
[0083]如在图22中所示，第一侧壁表面17A可以进一步包括除了组合面SR的面S3 (第三面)。在这样的情况下，相对于{000-1}面的第一侧壁表面17A的偏离角从理想的组合面SR的偏离角，即62°偏离。优选地，此偏离小，优选地，在±10°的范围中。被包括在这样的角范围中的表面的示例包括具有{0-33-8}面的宏观面取向的表面。更加优选地,相对于(000-1)面的第一侧壁表面17A的偏离角从理想的组合面SR的偏离角，S卩，62°偏离。优选地，此偏离小，优选地，在±10°的范围中。被包括在这样的角范围中的表面的示例包括具有(0-33-8)面的宏观面取向的表面。
[0084]更加具体地，第一侧壁表面17A可以包括由被周期性重复的面S3和组合面SR构成的组合面SQ。例如，通过TEM或者AFM(原子力显微镜)能够观察这样的周期性的结构。
[0085]下面描述用作根据本发明的实施例的半导体器件的MOSFET I的操作。参考图1，当电压被施加到欧姆电极50和漏电极70之间，同时被施加到栅电极30的电压小于阈值电压时，即，当其处于截止状态时，被形成在体区14和漂移区13之间的pn结被反向偏置。因此，M0SFET1是处于非导电状态。同时，当栅电极30被馈送有等于或者高于阈值电压的电压时，沿着体区14中的第一凹部17的第一侧壁表面17A积累载流子以形成反型层。结果，源极区15和漂移区13被相互电连接，从而电流在欧姆电极50和漏电极70之间流动。以上述方式，MOSFETI操作。
[0086]下面参考图6至图14描述用于制造本发明的实施例中的半导体器件的方法。在用于制造本发明的实施例中的半导体器件的方法中，能够制造用作上述半导体器件的MOSFET
I。参考图6，作为步骤(SlO)，首先执行衬底制备步骤。在此步骤(SlO)中，执行下面描述的步骤(Sll)和(S12)以制备由碳化硅制成的衬底10。
[0087]首先，作为步骤(Sll)，执行基础衬底制备步骤。在此步骤(Sll)中，由例如4H_SiC制成的晶锭(未示出)被切割以制备如在图7中所示的由碳化硅制成的基础衬底11。
[0088]接下来，作为步骤(S12)，执行外延生长层形成步骤。在此步骤(S12)中，参考图7，通过在基础衬底11的主表面IlA上的外延生长形成半导体层12。以这样的方式，衬底10被制备，其包括基础衬底11和半导体层12并且具有主表面10A。应注意的是，基础衬底11和半导体层12中的每一个可以是由任何化合物半导体层制成，并且不限于碳化硅。例如，基础衬底11和半导体层12中的每一个可以是由氮化镓制成。
[0089]接下来，作为步骤(S21)，执行离子注入步骤。在此步骤(S21)中，参考图8，例如，Al (铝)离子被首先注入到半导体层12，从而形成ρ型导电性的体区14。接下来，例如，P (磷)离子以比已经注入Al离子的深度浅的深度被注入到半导体层12中，从而形成η型导电性的源极区15。此外，在半导体层12中，其中没有形成体区14和源极区15的区域用作漂移区13。因此，如在图8中所示，形成包括衬底10的主表面1A的η型的源极区15、与源极区15接触的ρ型的体区14、以及与体区14接触的η型的漂移区13。
[0090]接下来，作为步骤(S30)，执行第一凹部形成步骤。在此步骤(S30)中，参考图9和图10，第一凹部17被形成在衬底10中使得在主表面1A侧开口。具体地，参考图9，使用例如P-CVD (等离子体-化学气相沉积)方法首先形成由S12 ( 二氧化硅)制成的掩膜90。掩膜90具有与在衬底10的主表面1A中要形成第一凹部17的区域一致的开口。接下来，例如，在包含SF6(六氟化硫)气体和氧气的气氛中，借助于电感耦合等离子体反应离子刻蚀(ICP-RIE)等等蚀刻衬底10。接下来，参考图10，例如，在包含诸如氯和氧的卤素基气体的气氛中执行热蚀刻。在完成此蚀刻工艺之后，掩膜90被去除。以这样的方式，衬底10被提供有具有第一侧壁表面17Α和第一底壁表面17Β的第一凹部17，源极区15、体区14、以及漂移区13在该处被暴露。
[0091]接下来，作为步骤(S40)，执行第二凹部形成步骤。在此步骤(S40)中，参考图11，例如，ICP-RIE等等被采用以蚀刻衬底10以便形成第二凹部18，该第二凹部18在主表面1A侧开口并且具有第二侧壁表面18Α和第二底壁表面18Β。
[0092]接下来，作为步骤(S41)，执行高浓度第二导电类型区形成步骤。在此步骤(S41)中，参考图11，例如，Al (铝)离子被注入到半导体层12中的包括第二凹部18的第二底壁表面18Β的区中，从而形成具有ρ型导电性并且延伸到比第一凹部17更深的区的高浓度第二导电类型区16。
[0093]接下来，作为步骤(S42)，执行活化退火步骤。在此步骤(S42)中，通过加热衬底10，在上述步骤(S21)和(S41)中注入的杂质被活化以在其中注入有杂质的区域中产生所期待的载流子。
[0094]接下来，作为步骤(S50)，执行栅极绝缘膜形成步骤。在此步骤(S50)，参考图12，例如，通过在包含氧气的气氛中加热衬底10，由S12 (二氧化硅)制成的栅极绝缘膜20被形成在衬底10的主表面10Α、第一凹部17的第一侧壁表面17Α和第一底壁表面17Β、以及第二凹部18的第二侧壁表面18Α和第二底壁表面18Β上并且与衬底10的主表面10Α、第一凹部17的第一侧壁表面17Α和第一底壁表面17Β、以及第二凹部18的第二侧壁表面18Α和第二底壁表面18Β接触。
[0095]接下来，作为步骤(S60)，执行栅电极形成步骤。在此步骤(S60)中，参考图13，例如，使用LP(低压)CVD方法形成其中添加有杂质的多晶硅膜以便填充第一凹部17。以这样的方式，栅电极30被设置在栅极绝缘膜20上并且与栅极绝缘膜20接触。
[0096]接下来，作为步骤(S70)，执行欧姆电极形成步骤。在此步骤(S70)中，首先从其中要形成欧姆电极40的区域去除栅极绝缘膜20，从而形成暴露源极区15、体区14、以及高浓度第二导电类型区16的区域。然后，在此区域中，形成由例如Ni制成的金属膜。同样地，由Ni制成的金属膜被形成在基础衬底11的与主表面IlA相反的主表面IlB上。然后，通过加热金属膜，金属膜的至少一部分被切割，从而形成都被电连接到衬底10的欧姆电极50和漏电极70。
[0097]接下来，作为步骤(S80)，执行层间绝缘膜形成步骤。在此步骤(S80)中，参考图14，层间绝缘膜40被形成在栅极绝缘膜20和栅电极30上。
[0098]接下来，作为步骤(S90)，执行焊盘电极形成步骤。在此步骤(S90)中，参考图1，例如，采用沉积方法以形成由诸如Al (铝)的导体制成的源极焊盘电极60，以便覆盖欧姆电极50和层间绝缘膜40。此外，与源极焊盘电极60 —样，例如，采用沉积方法以在漏电极70上形成由诸如Al (铝)的导体制成的漏极焊盘电极80。通过执行步骤(SlO)至(S90)，制造MOSFET 1，从而完成用于制造实施例中的半导体器件的方法。
[0099]下面描述根据本发明的实施例的半导体器件的功能和作用。
[0100]根据本发明的实施例中的MOSFET 1，当在平面图中看时第一凹部17具有封闭的形状，并且当从第一凹部17的任意位置中看时，第一侧壁表面17A在各个方向提供向外突出的形状。因此，在第一凹部17的第一侧壁表面17A中的两个相邻第一侧壁表面17A之间的角变成大于180°。因此，通过缓和在两个相邻的第一侧壁表面17A之间的边界部分处的电场强度，能够提高MOSFET I的击穿电压。
[0101]此外，在本发明的实施例的MOSFET I中，当在平面图中看时第一凹部17具有六边形的形状。因此，能够以高集成度形成单元。
[0102]此外，在本发明的实施例的MOSFET I中，与六边形的边相对应的第一侧壁表面17A中的至少两个被形成为包括结晶学的等效面。结晶学的等效面具有相同的极性。因此，当栅电极30被馈送有电压时，通过抑制在第一侧壁表面17A中的电场强度的不平衡，能够抑制局部地形成具有低击穿电压的部分。
[0103]优选地在半导体器件中，第一凹部17具有第一底壁表面17B,并且第一底壁表面17B和各个第一侧壁表面17A形成大于90°的角。因此，在第一凹部17的第一底壁表面17B和第一侧壁表面17A之间的边界部分中能够缓和电场集中。
[0104]此外，在本发明的实施例的MOSFET I中，第一凹部17具有第一底壁表面17B，并且第一底壁表面17B和各个第一侧壁表面17A形成大于90°的角。因此，在第一凹部17的第一底壁表面17B和第一侧壁表面17A之间的边界部分中能够缓和电场集中。
[0105]此外，在本发明的实施例的MOSFET I中，第一凹部17的第一侧壁表面17A包括具有{0-33-8}的面取向的第一面SI。因此，能够减少第一侧壁表面17A中的沟道电阻。因此，能够减少导通电阻。
[0106]此外，在本发明的实施例的MOSFET I中，第一凹部17的第一侧壁表面17A在微观上包括第一面SI，并且第一侧壁表面17A在微观上进一步包括具有{0-11-1}的面取向的第二面S2。因此，能够进一步减少第一侧壁表面17A的沟道电阻。因此，能够进一步减少导通电阻。
[0107]此外，在本发明的实施例的MOSFET I中，第一凹部17的第一侧壁表面17A的第一面SI和第二面S2包括具有{0-11-2}的面取向的组合面。因此，能够进一步减少第一侧壁表面17A中的沟道电阻。因此，能够进一步减少导通电阻。
[0108]此外，在本发明的实施例的MOSFET I中，衬底10的第一凹部17的第一侧壁表面17A在宏观上具有相对于{000-1}面的62° ±10°的偏离角。因此，能够进一步减少第一侧壁表面17A中的沟道电阻。因此，能够进一步减少导通电阻。
[0109]在此公开的实施例在任何方面是说明性的并且是非限制性的。本发明的范围通过权利要求的范围而不是在上面描述的实施例来限定，并且旨在包括等效于权利要求的范围内的意义和范围的任何修改。
[0110]工业适用性
[0111]本发明的半导体器件特别地有利地可应用于被要求允许高击穿电压的半导体器件。
[0112]附图标记列表:
[0113]I =MOSFET ；10:衬底；11:基础衬底；10A, 11A, IlB:主表面；12:半导体层；13:漂移区；14:体区；15:源极区；16:高浓度第二导电类型区；16B:底表面；17:第一凹部；17A:第一侧壁表面；17B:第一底壁表面；17C:沟道单元；18:第二凹部；18A:第二侧壁表面；18B:第二底壁表面；18C:接触单元；20:栅极绝缘膜；30:栅电极；35:电场缓和区；40:层间绝缘膜；50:欧姆电极；60:源极焊盘电极；70:漏电极；80:漏极焊盘电极；90:掩膜；S1:面(第一面);S2:面(第二面);SQ, SR:组合面。
【权利要求】
1.一种半导体器件,包括: 衬底,所述衬底由化合物半导体制成并且具有凹部,所述凹部在所述衬底的一个主表面处开口并且具有侧壁表面； 栅极绝缘膜，所述栅极绝缘膜被设置在所述侧壁表面中的每一个上并且与所述侧壁表面中的每一个接触；以及 栅电极，所述栅电极被设置在所述栅极绝缘膜上并且与所述栅极绝缘膜接触， 所述衬底包括: 源极区，所述源极区具有第一导电类型，并且当在沿着厚度方向的横截面中看时，被设置为暴露在所述侧壁表面处；以及 体区，所述体区具有第二导电类型，并且当从所述源极区看时，被设置为在与所述一个主表面相反的一侧与所述源极区接触，以便暴露在所述侧壁表面处， 当在平面图中看时，所述凹部具有封闭的形状， 当在所述凹部中从任意位置看时，所述侧壁表面在每个方向上提供向外突出的形状。
2.根据权利要求1所述的半导体器件，其中，当在平面图中看时，所述凹部具有多边形的形状。
3.根据权利要求2所述的半导体器件，其中，与所述多边形的边相对应的所述侧壁表面中的至少两个侧壁表面被形成为包括所述化合物半导体的结晶学等效面。
4.根据权利要求1至3中的任一项所述的半导体器件，其中，所述凹部具有底壁表面，并且所述侧壁表面中的每一个与所述底壁表面形成大于90°的角。
5.根据权利要求1至4中的任一项所述的半导体器件，其中，所述凹部的所述侧壁表面包括具有{0-33-8}的面取向的第一面。
6.根据权利要求5所述的半导体器件，其中，所述凹部的所述侧壁表面在微观上包括所述第一面，并且所述侧壁表面在微观上进一步包括具有{0-11-1}的面取向的第二面。
7.根据权利要求6所述的半导体器件，其中，所述凹部的所述侧壁表面的所述第一面和所述第二面包括具有{0-11-2}的面取向的组合面。
8.根据权利要求7所述的半导体器件，其中，所述凹部的所述侧壁表面在宏观上相对于{000-1}面具有62° ±10°的偏离角。
【文档编号】H01L21/336GK104185902SQ201380014995
【公开日】2014年12月3日 申请日期:2013年4月5日 优先权日:2012年5月18日
【发明者】增田健良, 日吉透, 和田圭司 申请人:住友电气工业株式会社