半导体器件的制作方法
【专利摘要】一种半导体器件(1)，包括半导体衬底(5)、层间绝缘膜(10)、多个布线层(12a、12b和12c)、第一硬质膜(20a)和电气焊盘(30)。半导体衬底(5)具有半导体元件(50)。层间绝缘膜(10)布置在半导体衬底(5)上方。多个布线层(12a、12b、12c)布置在层间绝缘膜(10)中。第一硬质膜(20a)布置在层间绝缘膜(10)上方，且第一硬质膜(20a)比层间绝缘膜(10)更坚硬。电气焊盘(30)布置在第一硬质膜(20a)上方，且电气焊盘(30)用于外部连接。电气焊盘(30)包括下层焊盘(30a)、上层焊盘(30b)和第二硬质膜(32)。
【专利说明】半导体器件
【技术领域】
[0001]本公开内容涉及一种半导体器件。
【背景技术】
[0002]传统地，将电气焊盘提供在其中形成半导体元件的半导体器件的上部。电气焊盘与探针接触以检测半导体元件的性能，或对其进行引线接合连接。例如，具有这一配置的半导体器件在 JP-A-2010-153901(对应于 US2003 / 0173667A1 和 US2003 / 0173668A1)中公开。
[0003]在JP-A-2010-153901中，公开了一种半导体器件(集成电路)。在该半导体器件中，布线区域形成在衬底上，具有多个开口的钝化层形成在布线区域上，且接合焊盘通过该多个开口连接至布线区域。接合焊盘具有第一引线接合区域和第二引线接合区域。JP-A-2010-153901中电气焊盘的尺寸大于正常电气焊盘的尺寸。
[0004]本公开内容的发明人发现了以下内容:
[0005]在其上部具有电气焊盘的半导体器件中，由于探针插入电气焊盘中或由于在执行接合时对电气焊盘产生冲击，电气焊盘可能被刮切(scraped)或可能变薄。当电气焊盘变薄时，来自外部的应力容易地传输至电气焊盘的下层，从而在电气焊盘下方易于产生例如破裂或类似的难题。
[0006]在JP-A-2010-153901中，电气焊盘的尺寸很大，且探测和接合在不同位置执行。然而，当剧烈冲击一次施加至电气焊盘时或当冲击重复施加时，该冲击可能不被电气焊盘吸收。应力可能传输至电气焊盘的下层从而可能产生破裂。
【发明内容】
[0007]本公开内容的一个目的是提供一种半导体器件，其抑制朝向电气焊盘底部的应力传输。
[0008]根据本公开内容的一个方面，半导体器件包括半导体衬底、层间绝缘膜、多个布线层、第一硬质膜和电气焊盘。半导体衬底具有半导体元件。层间绝缘膜布置在半导体衬底上方。多个布线层布置在层间绝缘膜中。第一硬质膜布置在层间绝缘膜上方。第一硬质膜比层间绝缘膜更坚硬。电气焊盘布置在第一硬质膜上方并用于外部连接。电气焊盘包括下层焊盘、上层焊盘和第二硬质膜。与上层焊盘相比，下层焊盘布置成离半导体衬底较近。上层焊盘布置成离半导体衬底较远。第二硬质膜布置在下层焊盘和上层焊盘之间。第二硬质膜具有导电性且比下层焊盘和上层焊盘更坚硬。
[0009]根据以上半导体器件，可抑制朝向电气焊盘下部的应力传输。
【专利附图】
【附图说明】
[0010]通过参照附图的下述详细描述，本发明的上述和其它目的、特征和优点将变得更加清楚。在附图中:[0011]图1为示出根据第一实施例的半导体器件的截面图；
[0012]图2A至2C为示出根据第一实施例的半导体器件的制造过程的截面图；
[0013]图3A至3B为示出根据第一实施例的半导体器件的制造过程的截面图；
[0014]图4A至4B为示出根据第一实施例的半导体器件的制造过程的截面图；
[0015]图5为示出下层焊盘的厚度、第二硬质膜的厚度和破裂产生之间的关系的示图；以及
[0016]图6为示出第一硬质膜的厚度和破裂产生率之间的关系的示图。
【具体实施方式】
[0017](第一实施例)
[0018]本公开内容的第一实施例将解释如下。如图1所示，在本实施例中的半导体器件I中，例如横向扩散MOS (LDMOS)、绝缘栅型双极晶体管(IGBT)等多个半导体元件50形成在绝缘体上硅(SOI)衬底5上。在半导体元件50上，层间绝缘膜10、布线层12a至12c、第一硬质膜20a、阻挡金属层22、和电气焊盘30依序形成。SOI衬底5例如由SOI层2、P型支撑衬底3和掩埋氧化物膜4配置而成。由N型硅配置而成的SOI层2和P型支撑衬底3通过掩埋氧化物膜4进行结合。SOI衬底5对应于半导体衬底的一个实例。在本公开内容中，半导体衬底(例如，SOI衬底5)的厚度方向对应于垂直方向(即向上和向下的方向)。因此，当假设半导体衬底中两个主表面中的一个对应于由层间绝缘膜10和布线层12a至12c层叠的表面时，两个主表面中的那一个对应于向上的方向。主表面中的另一个(对应于具有P型支撑衬底3的表面)对应于向下的方向。
[0019]在半导体元件50上，形成层间绝缘膜10。层间绝缘膜10由旋涂玻璃(SOG)膜、硼磷硅酸盐玻璃(BPSG)膜、正硅酸乙酯(TEOS)膜或类似膜构成。在层间绝缘膜10中，第一布线层12a、第二布线层12b和第三布线层12c依序从SOI层2处形成。布线层12a至12c主要包括例如铝(Al)。此外，在层间绝缘膜10中，提供多个过孔14，且布线层12a至12c中的每一层和半导体元件50通过过孔14电连接。
[0020]第一硬质膜20a形成在层间绝缘膜10和布线层12a至12c上方，以便第一硬质膜20a覆盖层间绝缘膜10和布线层12a至12c。第一硬质膜20a的杨氏模量为240GPa。第一硬质膜20a由钝化膜形成，其比主体部，例如层间绝缘膜10的TEOS膜更坚硬。钝化膜对应于例如氮化娃膜。顺便指出，层间绝缘膜10的主体部的杨氏模量小于第一硬质膜20a的杨氏模量。例如，TEOS膜的杨氏模量为70GPa。第一硬质膜20a包括P-SiN膜，其通过等离子体化学气相沉积(CVD)的方法提供，且具有约1.Ομπι的厚度。在第一硬质膜20a上，层叠氧化硅膜20b以改进与阻挡金属膜22的粘接强度。氧化硅膜20b包括例如TEOS膜，其通过CVD的方法或类似方法提供，且具有约0.23 μ m的厚度。
[0021]阻挡金属膜22形成在氧化硅膜20b上。具体地，阻挡金属膜22层叠在氧化硅膜20b上以便阻挡金属膜22在至少一个接合区域X中几乎覆盖氧化硅膜20b。阻挡金属膜22布置成抑制用于电气焊盘30中的Al、对应于接合材料的Au或类似材料的金属迁移。阻挡金属膜22由具有相对高的熔点的材料构成，且对应于例如钛、钛合金(例如氮化钛和钛钨)、钨、钨合金、铜、铜合金、钽、钽合金、锆、或锆合金。阻挡金属膜22可包括两种或更多种类型的层。例如，可能是0.1 μ m厚度的氮化钛膜和0.02 μ m厚度的钛膜层叠在阻挡金属膜22中。
[0022]在阻挡金属膜22上方(对应于第一硬质膜20a的上侧)，将电气焊盘30提供成与外部连接。例如接合部40的导电部可连接在电气焊盘30的上侧上。顺便指出，图1为接合部40被连接之前的示图。图4B为接合部40被连接之后的示图。电气焊盘30包括下层焊盘30a和上层焊盘30b。与上层焊盘30b相比，下层焊盘30a布置成离半导体衬底(对应于下侧)较近。上层焊盘30b布置在下层焊盘30a上方。第二硬质膜32布置在下层焊盘30a和上层焊盘30b之间。第二硬质膜32具有导电性且电连接下层焊盘30a和上层焊盘30b。第二硬质膜32比下层焊盘30a和上层焊盘30b更坚硬。第二硬质膜32层叠在下层焊盘30a上以便第二硬质膜32在至少一个接合区域X中几乎覆盖下层焊盘30a的上表面。此外，还层叠下层焊盘30a以至少在接合区域X中覆盖阻挡金属膜22。顺便指出，接合区域X对应于接合部40与电气焊盘30连接的区域，且将其暴露至表面保护膜42的外部而不被表面保护膜42覆盖。
[0023]下层焊盘30a和上层焊盘30b例如为杨氏模量小于SOGPa的膜。下层焊盘30a和上层焊盘30b主要由铝、铝合金或类似材料构成。第二硬质膜32为杨氏模量等于或大于SOGPa的膜。第二硬质膜32主要包括钛、钛合金、钨、钨合金、铜、铜合金、钽、钽合金、锆、锆合金或类似材料。
[0024]如图1所述，下层焊盘30a配置成比上层焊盘30b更厚。第二硬质膜32在垂直于SOI衬底5的一个表面的截面中布置在电气焊盘30的中心部的上方。即，第二硬质膜32在电气焊盘30的厚度方向上布置在电气焊盘30的中心的上方。顺便指出，该厚度方向垂直于SOI衬底5的表面。在本实施例中，下层焊盘30a的厚度设置为3.3 μ m，上层焊盘30b的厚度设置为1.3 μ m，而第二硬质膜32的厚度设置为0.1 μ m。顺便指出，例如下层焊盘30a的厚度优选地可等于或大于2.9 μ m。上层焊盘30b的厚度优选地可等于或大于1.0 μ m。第二硬质膜32的厚度优选地可等于或大于0.07 μ m。如上所述，由于下层焊盘30a比上层焊盘30b更厚，因此可通过下层焊盘30a吸收冲击。
[0025]第一硬质膜20a和层间绝缘膜10具有用于电连接在电气焊盘30和布线层12c之间的接触孔部分16。接触孔部分16，如图1所示，布置成与接合区域X分离，其中接合部40在电气焊盘30处连接。接触孔部分16穿过第一硬质膜20a等。电气焊盘30填充接触孔部分16的内部。接合部40通过接触孔部分16电连接至布线层12c。具体地，第二硬质膜32和下层焊盘30a在接触孔部分16中层叠。接触孔部分16外部的阻挡金属膜22通过氧化硅膜20b层叠在第一硬质膜20a上方。接触孔部分16处的阻挡金属膜22布置在接触孔部分16中，且在对应于第一硬质膜20a的位置下方连接至布线层12c。如上所述，接触孔部分16布置成与接合区域X分离，以便可分散应力。顺便指出，接触孔部分16对应于接触部分的实例。
[0026]接合部40由与电气焊盘30不同的金属构成，且例如由金、铜或类似材料构成。接合部40通过使用接合剂(bonder)等连接至上文描述的接合区域X。
[0027]将通过参照图2A至图4B来解释半导体器件I的制造过程。制备SOI衬底，其中多个半导体元件50形成在衬底表面的一侧上。半导体元件50通过公知方法提供。在半导体元件50中的每一个的上方，第一布线层12a、第二布线层12b和第三布线层12c以此顺序形成。层间绝缘膜10插入布线层12a至12c之间。布线层12a至12c中的每一层通过使用溅射方法的Al的沉积来形成(参照图2A)。层间绝缘膜10通过使用化学气相沉积(CVD)方法的SiO2的沉积来形成(参照图2B)。
[0028]在层间绝缘膜10上，约1.0 μ m厚度的P-SiN膜通过等离子体CVD方法进行沉积，从而提供第一硬质膜20a。在第一硬质膜20a上，0.23 μ m厚度的TEOS膜通过CVD方法沉积，从而提供氧化硅膜20b。接触孔部分16在与将与接合部40(参照图2C)连接的区域(对应于接合区域X)分离的位置通过刻蚀形成。
[0029]阻挡金属膜22形成在氧化硅膜20b上。阻挡金属膜22通过溅射的方法形成，其中沉积0.1 μ m厚度的氮化钛膜且随后沉积0.02 μ m厚度的钛膜。电气焊盘30形成在阻挡金属膜22上。3.3μπι厚度的Al层通过溅射的方法沉积，从而提供下层焊盘30a。在下层焊盘30a上，0.1 μ m厚度的Ti层通过溅射的方法沉积，从而提供第二硬质膜32。在第二硬质膜32上，沉积1.3μπι厚度的Al层，从而提供上层焊盘30b (参照图3A)。形成10 μ m厚度的表面保护膜42以覆盖除电气焊盘30的接合区域X之外的部分(即，仅对应于接合区域X的部分被开口，参照图3B)。表面保护膜42由例如聚酰亚胺(PIQ)构成。
[0030]探针N接触至电气焊盘30的接合区域X，从而检测半导体元件50或类似元件(参照图4A)的功能。在检测中，由于探针N的冲击，上层焊盘30b可能变薄。由于探针N在第二硬质膜32上滑动，因此对电气焊盘30的下侧的冲击分散并减轻，从而可防止下层焊盘30a被刮切。因此，下层焊盘30a保留在接合区域X处，而半导体器件I通过使用接合剂(未示出)执行与接合部40的接合连接来制造。
[0031]对于半导体器件I，将参照图5和图6解释第二硬质膜32和第一硬质膜20a的技术优点。顺便指出，图5示出了下层焊盘30a的厚度、第二硬质膜32的厚度和破裂产生之间的关系。图6示出了第一硬质膜20a的厚度和破裂产生率之间的关系。顺便指出，图6中的方形符号示出了在如下条件下的试验结果:在具有1.3 μ m厚度的下层焊盘30a而不具有上层焊盘30b和第二硬质膜32的电气焊盘30中，第一硬质膜20a的厚度改变。图6中的圆形符号示出了在如下条件下的试验结果:在具有1.3μπι厚度的上层焊盘30b、0.1ym厚度的第二硬质膜32和3.3 μ m厚度的下层焊盘30a的电气焊盘30中，第一硬质膜20a具有1.Ομπι的厚度，对应于图2Α至4Β中所示的条件。
[0032]研究了当电气焊盘30与接合部40接合时，在根据以上方式制造的半导体器件I的电气焊盘30下方是否产生任何的破裂。如图5所示，当下层焊盘30a的厚度等于或大于
2.9 μ m的厚度且第二硬质膜32的厚度等于或大于0.07 μ m的厚度时，观察到不会产生破裂。此外，观察到当下层焊盘30a变薄时，例如2.65 μ m的厚度，即使布置0.07 μ m厚度的第二硬质膜32时，仍可能产生破裂。因此，为了确实防止破裂的产生，即使布置第二硬质膜32时，仍需要下层焊盘30a的厚度等于或大于预定厚度(在本实施例中，对应于2.9 μ m)。
[0033]在接合工艺之前的检测过程中，探针N可与电气焊盘30接触多次。根据与电气焊盘30接触的方式，上层焊盘30b的一部分可能被刮切，且此外，上层焊盘30b部分的下方的第二硬质膜32也可能被刮切。例如，当保留1.3μπι厚度的下层焊盘30a，且不布置第一硬质膜20a (即，对应于O μ m厚度的第一硬质膜20a)时，破裂产生率可为约10 %，如图6所示。因此，即使形成具有第二硬质膜32的电气焊盘30时，在第一硬质膜20a未布置在第二硬质膜32下方的情形下，第二硬质膜32仍可能被刮切且可能产生破裂。当布置第一硬质膜20a时，如图6所示，在保留1.3 μ m厚度的下层焊盘30a的条件下，不会产生破裂。因此，通过放置第二硬质膜32和第二硬质膜32下方的第一硬质膜20a，即使当电气焊盘30的上部被刮切时，仍可确定地防止破裂的产生。
[0034]如以上解释的，在根据第一实施例的半导体器件I中，第二硬质膜32插置在电气焊盘30中。因此，当应力从上部施加至电气焊盘30时，对应于插入探针N或执行接合时的情形，第二硬质膜32可抑制应力传输至电气焊盘30的下部。因此，可防止电气焊盘30的下部处产生例如破裂等的难题，并有效地保护电气焊盘30的下部。此外，下层焊盘30a和第一硬质膜20a布置在第二硬质膜32的下方，从而可减少应力传输。特别地，第二硬质膜32可防止下层焊盘30a被刮切，且由此可改进下层焊盘30a和第一硬质膜20a的保护效果。
[0035]顺便指出，下层焊盘30a比上层焊盘30b更厚，且第二硬质膜32在电气焊盘30的厚度方向上布置在电气焊盘30的中心的上方。文中，厚度方向垂直于SOI衬底5的表面。即，第二硬质膜32在垂直于SOI衬底5的一个侧表面的截面上布置在电气焊盘30的中心的上方。当检测中探针N插入上层焊盘30b时，探针N接触第二硬质膜32。在这一情形下，由于上层焊盘30b相对较薄，因此与上层焊盘30b相对较厚的情形相比，探针N插入上层焊盘30b的插入量可减小。如上所述，当插入量减小时，探针N在第二硬质膜32上滑动时通过上层焊盘30产生的拖拽可以减小。与(i)插入量大，(ii)探针不在第二硬质膜32上滑动以及(iii)由探针产生的冲击直接施加至第二硬质膜32的情形相比，可抑制应力通过冲击传输至第二硬质膜32。文中，插入量大的情形对应于上层焊盘30b相对较厚的情形。因此，在使用探针N的检测中可防止第二硬质膜32和下层焊盘30a被刮切。可抑制应力传输至电气焊盘30的下侧。
[0036]阻挡金属膜22布置在电气焊盘30的下方。氧化硅膜20b布置在由氮化硅膜构成的第一硬质膜20a和阻挡金属膜22之间。氧化硅膜20b粘贴第一硬质膜20a和阻挡金属膜22。通过在第一硬质膜20a和阻挡金属膜22的边界处布置氧化硅膜20b，可改进第一硬质膜20a和阻挡金属膜22之间的粘接强度。此外，通过布置阻挡金属膜22，可抑制布置在电气焊盘30等处的金属的迁移(即，金属扩散至布线层12c)。
[0037]顺便指出，电气焊盘30和布线层12a至12c通过接触孔部分16电连接。接触孔部分16在与接合区域X分离的位置穿过第一硬质膜20a，接合部40在接合区域X处连接在电气焊盘30中。根据这一配置，第一硬质膜20a可布置在接合区域X的下方，且可抑制应力传输至电气焊盘30的下侧。
[0038]顺便指出，半导体元件50布置在电气焊盘30的下方。正常地，电气焊盘30下方的区域(对应于接合区域X下方的区域)可能易于接收冲击，从而难以提供半导体元件50。然而，在本公开内容中，第二硬质膜32布置在下层焊盘30a和上层焊盘30b之间，而且，电气焊盘30布置在第一硬质膜20a的上方。因此，可抑制应力传输至电气焊盘30的下侧。因此，可在电气焊盘30下方的区域处形成半导体元件50，且可减小半导体器件I总的尺寸。
[0039]接合部40下方的下层焊盘30a保留在接合部40和第一硬质膜20a之间，且电气焊盘30的接合区域X连接至接合部40。由于接合区域X使用保留的下层焊盘30a连接至接合部40，因此可抑制应力传输至下层焊盘30a下方的区域。
[0040]顺便指出，电气焊盘30和接合部40由相互之间不同种类的金属配置而成。由于电气焊盘30和接合部40由不同种类的金属配置而成，因此来自接合部40的应力不易传输至电气焊盘30。因此，可更有效地抑制破裂的产生。[0041](另一个实施例)
[0042]本公开内容不限于通过说明书和附图描述的上述实施例。例如，下述实施例包括在本公开内容的技术范围中。
[0043]在上述实施例中，第二硬质膜32在电气焊盘30的厚度方向上布置在电气焊盘30的中心的上方。然而，第二硬质膜32的位置不限于这一配置。第二硬质膜32可在电气焊盘30的厚度方向上布置在电气焊盘30的中心处，或可在电气焊盘30的厚度方向上布置在电气焊盘30的中心的下方。
[0044]在上述实施例中，电气焊盘30和接合部40由相互之间不同种类的金属构成。然而，电气焊盘30和接合部40可由相同种类的金属构成。
[0045]在上述实施例中，当接合区域X连接至接合部40时,将电气焊盘30的接合区域X处的下层焊盘30a保留。然而，除接合部40下方的下层焊盘30a之外，第二硬质膜32也可保留，而且上层焊盘30b也可保留。
[0046]—种半导体器件，包括半导体衬底、层间绝缘膜、多个布线层、第一硬质膜和电气焊盘。半导体衬底具有半导体元件。层间绝缘膜布置在半导体衬底的上方。多个布线层布置在层间绝缘膜中。第一硬质膜布置在层间绝缘膜的上方。第一硬质膜比层间绝缘膜更坚硬。电气焊盘布置在第一硬质膜的上方且用于外部连接。电气焊盘包括下层焊盘、上层焊盘和第二硬质膜。与上层焊盘相比，下层焊盘布置成离半导体衬底较近。上层焊盘布置成离半导体衬底较远。第二硬质膜布置在下层焊盘和上层焊盘之间。第二硬质膜具有导电性且比下层焊盘和上层焊盘更坚硬。
[0047]根据本公开内容中的半导体器件，第二硬质膜插置在电气焊盘中。因此，当在探针插入时或接合工艺中应力从上方施加至电气焊盘时，由于第二硬质膜，可抑制朝向电气焊盘的下部的应力传输。因此，可防止电气焊盘的下部产生例如破裂等难题，且有效地保护电气焊盘的下部。此外，由于下层焊盘和第一硬质膜布置在第二硬质膜下方，可减少应力传输。尤其，由于第二硬质膜，可防止下层焊盘被刮切。因此，可改进下层焊盘和第一硬质膜的保护效果。
[0048]虽然参照其实施例描述了本公开内容，但应理解本公开内容不限于所述实施例和结构。本公开内容旨在覆盖各种修改和等效装置。此外，不同的组合和配置，包括更多元件、更少元件或仅仅包括单个元件的其它组合和配置，也落入本公开内容的精神和范围内。
【权利要求】
1.一种半导体器件(1)，包括: 具有半导体元件(50)的半导体衬底(5)； 布置在所述半导体衬底(5)上方的层间绝缘膜(10)； 布置在所述层间绝缘膜(10)中的多个布线层(12a、12b、12c)； 布置在所述层间绝缘膜(10)上方的第一硬质膜(20a)，所述第一硬质膜(20a)比所述层间绝缘膜(10)更坚硬；以及 布置在所述第一硬质膜(20a)上方且用于外部连接的电气焊盘(30)， 其中所述电气焊盘(30)包括: 布置成离所述半导体衬底(5)较近的下层焊盘(30a)； 布置成离所述半导体衬底(5)较远的上层焊盘(30b);以及布置在所述下层焊盘(30a)和所述上层焊盘(30b)之间的第二硬质膜(32)，并且其中所述第二硬质膜(32)具有导电性且比所述下层焊盘(30a)和所述上层焊盘(30b)更坚硬。
2.根据权利要求1所述的半导体器件(I)， 其中所述下层焊盘(30a)比所述上层焊盘(30b)更厚，并且 其中所述第二硬质膜(32)在所述电气焊盘(30)的厚度方向上布置在所述电气焊盘(30)的中心的上方，所述厚度方向垂直于所述半导体衬底(5)的表面。
3.根据权利要求1所述的半导体器件(I)，进一步包括: 布置在所述电气焊盘(30)和所述第一硬质膜(20a)之间的阻挡金属膜(22)，以及 布置在所述阻挡金属膜(22)和所述第一硬质膜(20a)之间的氧化硅膜(20b)， 其中所述第一硬质膜(20a)由氮化硅膜构成，并且 其中所述氧化硅膜(20b)直接接触所述阻挡金属膜(22)和所述第一硬质膜(20a)。
4.根据权利要求1所述的半导体器件(I)， 其中所述半导体元件(50)布置在所述电气焊盘(30)和所述半导体衬底(5)之间。
5.根据权利要求1所述的半导体器件(I)， 其中所述电气焊盘(30)具有通过接合部(40)与所述外部连接进行连接的接合区域⑴， 其中接触部分(16)在与所述接合区域(X)分离的位置处穿过所述第一硬质膜(20a)，并且 其中所述电气焊盘(30)和所述多个布线层(12a、12b、12c)通过所述接触部分(16)电连接。
6.根据权利要求5所述的半导体器件(I)， 其中，当所述电气焊盘(30)的所述接合区域(X)与所述接合部(40)连接时,所述接合区域(X)下方的所述下层焊盘(30a)存在于所述接合部(40)和所述第一硬质膜(20a)之间。
7.根据权利要求5或权利要求6所述的半导体器件(1)， 其中所述电气焊盘(30)和所述接合部(40)由相互之间不同种类的金属构成。
8.根据权利要求7所述的半导体器件(I)， 其中所述半导体元件(50)与所述多个布线层(12a、12b、12c)电连接。
【文档编号】H01L23/485GK103915399SQ201410040133
【公开日】2014年7月9日 申请日期:2014年1月7日 优先权日:2013年1月7日
【发明者】泽田刚一, 田中靖士 申请人:株式会社电装