肖特基二极管结构的制作方法
【专利摘要】本发明提供一种肖特基二极管结构。其中该肖特基二极管结构包括：半导体基板，具有主动区；第一阱区，形成于该主动区中，其中该第一阱区具有第一导电类型；第一掺杂区，形成于该第一阱区上，其中该第一掺杂区具有该第一导电类型；第一电极，设置于该主动区上，且覆盖该第一掺杂区；第二电极，设置于该主动区上，且接触该第一阱区；栅极结构，设置于该第一阱区上；以及第二掺杂区，形成于该第一阱区上，其中该第二掺杂区具有相反于该第一导电类型的第二导电类型，其中该栅极结构和该第二掺杂区设置于该第一电极和该第二电极之间。本发明所提供的肖特基二极管结构，可降低逆向偏压条件下的漏电流。
【专利说明】肖特基二极管结构
【技术领域】
[0001]本发明是有关于一种肖特基二极管结构，特别是有关于一种在逆向偏压条件下具低漏电流的肖特基二极管结构。
【背景技术】
[0002]肖特基二极管(Schottky d1de,又称为SBD)因为具有多数导电载子(majorityof conduct1n carriers)且在正向偏压下具低导通电压(low turn-on voltage in aforward bias)的优点，所以广泛地应用于电源管理集成电路中来改善电源转换效率。然而，具有低开启电压的肖特基二极管在逆向偏压(reverse bias)下会有漏电流。当装置中使用肖特基二极管时，会因为肖特基势鱼降低效应(Schottky barrier loweringeffect)，所以在逆向偏压条件下的高漏电流问题会变得更加严重
[0003]因此，在此【技术领域】中，有需要一种创新的肖特基二极管结构，降低逆向偏压条件下的漏电流且维持顺向电压条件下具低导通电压的优点，以改善上述缺点。
【发明内容】
[0004]有鉴于此，本发明提出一种肖特基二极管结构。
[0005]依据本发明第一实施方式，提供一种信肖特基二极管结构。该肖特基二极管结构包括:半导体基板，具有主动区；第一阱区，形成于该主动区中，其中该第一阱区具有第一导电类型；第一掺杂区，形成于该第一阱区上，其中该第一掺杂区具有该第一导电类型;第一电极，设置于该主动区上，且覆盖该第一掺杂区；第二电极，设置于该主动区上，且接触该第一阱区；栅极结构，设置于该第一阱区上；以及第二掺杂区，形成于该第一阱区上，其中该第二掺杂区具有相反于该第一导电类型的第二导电类型，其中该栅极结构和该第二掺杂区设置于该第一电极和该第二电极之间。
[0006]依据本发明第二实施方式，提供一种肖特基二极管结构。该肖特基二极管结构包括:半导体基板，具有主动区；第一阱区，形成于该主动区中，其中该第一阱区具有第一导电类型；第一掺杂区，形成于该第一阱区上，其中该第一掺杂区具有该第一导电类型；第一电极，设置于该主动区上，且覆盖该第一掺杂区；第二电极，设置于该主动区上，且接触该第一阱区；第二掺杂区，形成于该第一阱区上，其中该第一掺杂区具有相反于该第一导电类型的第二导电类型；以及栅极结构，设置于该第二掺杂区上。
[0007]本发明所提出的肖特基二极管结构，可降低逆向偏压条件下的漏电流。
【专利附图】
【附图说明】
[0008]图1A为根据本发明实施方式的肖特基二极管结构的剖面图。
[0009]图1B为根据本发明另一实施方式的肖特基二极管结构的剖面图。
[0010]图2A为根据本发明又一实施方式的肖特基二极管结构的剖面图。
[0011]图2B为根据本发明又一实施方式的肖特基二极管结构的剖面图。
【具体实施方式】
[0012]本发明将参照附图来对具体的实施方式进行描述，并且各实施方式仅用于解释本发明的基本原理，而并非用以限制本发明。本发明的范围应当以权利要求界定的范围为准。其中，描述的附图仅为示意图。在图式或说明书描述中，相似或相同的部分均使用相同的图号。为清楚地解释本发明，附图中的一些元件的尺寸可能与本发明的实际尺寸不对应，并且可能会被放大(exaggerate)和未按比例绘制。此外，实施方式中图式标号部分重复，是为了简化说明，并非意指不同实施方式之间的关联性。
[0013]图1A为根据本发明实施方式的肖特基二极管结构500a(Schottky d1destructure)的剖面图。如图1A所示,本发明的一个实施方式的肖特基二极管结构500a包括半导体基板200，其具有由例如浅沟槽隔绝物(STI features)的隔绝区201定义出的主动区400。上述半导体基板200为硅基板。在本发明其他实施方式中，上述半导体基板200为娃锗基板、块状半导体基板、应变半导体基板(strained semiconductor)、化合物半导体基板、绝缘层上覆娃(silicon on insulator, SOI)基板或其他常用的半导体基板。可利用植入(implant)p型或η型杂质使上述半导体基板200具有理想的导电类型。具有第一导电类型的第一阱区(well reg1n)202，形成于上述主动区400中。具有上述第一导电类型的第一掺杂区204，形成于上述第一阱区202上。在本发明的一个实施方式中，上述第一掺杂区204的杂质浓度大于上述第一阱区202的杂质浓度。举例来说，如果第一阱区202视为η型讲区，则上述第一掺杂区204可视为η型重掺杂区(n-type heavily (n+) doped reg1n)。在本发明其他实施方式中，如果第一阱区202视为P型阱区，则上述第一掺杂区204可视为P型重掺杂区(p-type heavily (p+) doped reg1n)。在本实施方式中，第一讲区202视为η型阱区，则上述第一掺杂区204视为η型重掺杂区。上述肖特基二极管结构500a进一步包括至少两个电极，作为肖特基二极管结构的阳极和阴极。如图1A所示，第一电极210，设置于主动区400上,且相邻于上述半导体基板200的表面224。在本发明的一个实施方式中，上述第一电极210设置覆盖上述第一掺杂区204。并且，第二电极212，设置于上述主动区400上，且相邻于上述半导体基板200的表面224。在本发明的一个实施方式中，上述第一电极210和上述第二电极212通过距离d4彼此横向隔开。并且，上述第二电极212并未使用任何重掺杂区(η+掺杂区或P+掺杂区)来接触上述第一阱区202。在本实施方式中，上述第一电极210视为阴极，而上述第二电极212视为阳极。在本发明的一个实施方式中，上述第一电极210和上述第二电极212可包括硅化物图案。
[0014]如图1A所示，上述肖特基二极管结构500a进一步包括第二掺杂区206，形成于上述第一阱区202上，且设置于上述第一电极210和上述第二电极212之间，其中上述第二掺杂区206具有相反于上述第一导电类型的第二导电类型。举例来说，如果上述第一掺杂区204视为P型重掺杂区(p-type heavily (p+) doped reg1n),则上述第二掺杂区206可视为η型重掺杂区(n-type heavily (n+) doped reg1n)。如果上述第一掺杂区204视为n型重掺杂区(n-type heavily (n+) doped reg1n),则上述第二掺杂区206可视为p型重掺杂区(p-type heavily (p+) doped reg1n)。在本实施方式中，上述第二掺杂区206视为p型重掺杂区。
[0015]例如浅沟槽隔绝物(shallowtrench isolat1n features, STI features)的另一个隔绝区208设置于上述第一阱区202中。上述隔绝区208具有相对的两个侧壁，分别相邻于上述第一掺杂区204和上述第二掺杂区206。因此，上述第一掺杂区204和上述第二掺杂区206通过距离dl彼此横向隔开。此外，上述第一电极210和上述第二电极212通过上述隔绝区208彼此隔开。上述距离dl也与上述隔绝区208的宽度相同(上述隔绝区208的宽度因此也标示为dl)。并且，栅极(gate)结构222设置于上述第一阱区202上，且横向位于上述第一电极210和上述第二电极212之间，且相邻于上述第二电极212。如图1A所示，上述栅极结构222完全覆盖上述第二掺杂区206。即上述栅极结构222也设置于上述第二掺杂区206上。上述第二掺杂区206设置于上述栅极结构222的边界内。因此，上述第二电极212通过距离d3与上述第二掺杂区206隔开，且上述距离d3小于上述栅极结构222的长度Lg。并且，上述栅极结构222部分覆盖上述隔绝区208。因此，上述栅极结构222具有相对的两个侧壁，且其中一个侧壁相邻于上述第二电极212，而另一个侧壁通过距离d2与上述第一掺杂区204/上述第一电极210隔开，且上述距离d2小于上述距离dl。如图1A所示，上述距离dl、距离d2、距离d3和上述栅极结构222的长度Lg小于上述距离d4(上述第一电极210和上述第二电极212之间的距离)。上述栅极结构222包括栅极绝缘层(gate insulating layer)218,设置于上述栅极绝缘层218上的多晶娃图案216,以及多个绝缘间隙壁220，设置于上述多晶硅图案216的侧壁上。在本发明的一个实施方式中，上述第二电极212通过该多个绝缘间隙壁220与上述多晶硅图案216隔开。在本发明的一个实施方式中，上述第二掺杂区206通过上述栅极绝缘层218与上述多晶硅图案216隔开。在本发明的一个实施方式中，上述栅极结构222和上述第二掺杂区206设置围绕上述第二电极212。即上述栅极结构222和上述第二掺杂区206在上视图中为环形(图未显示)。
[0016]图1B为根据本发明另一实施方式的肖特基二极管结构500b的剖面图。在本发明其他实施方式中，上述第二电极212可与上述栅极结构222中靠近上述第二电极212的上述绝缘间隙壁220隔开一定距离。因此，上述肖特基二极管结构500b的上述第二电极212不必与其靠近的上述栅极结构222直接接触。并且，上述第二电极212通过距离d3与上述第二掺杂区206隔开，且可依据设计使上述距离d3大于或小于上述栅极结构222的上述长度Lg。
[0017]图2A为根据本发明又一实施方式的肖特基二极管结构500c的剖面图。上述肖特基二极管结构500a与上述肖特基二极管结构500c的不同处为上述肖特基二极管结构500c的上述第一掺杂区204和上述第二掺杂区206不需要使用隔绝区而通过距离d5彼此隔开，上述距离d5等于或大于半导体设计规则中的η型重掺杂区和P型重掺杂区之间的最小距离。因此，相较于上述肖特基二极管结构500a，上述肖特基二极管结构500c可具有较低的正向电阻(forward resistance)。
[0018]图2B为根据本发明又一实施方式的肖特基二极管结构500d的剖面图。在本发明其他实施方式中，上述第二电极212可与上述栅极结构222中靠近上述第二电极212的上述绝缘间隙壁220隔开一定距离。因此，上述肖特基二极管结构500d的上述第二电极212不需直接接触与其靠近的上述栅极结构222。并且，上述第二电极212通过距离d3与上述第二掺杂区206隔开，且可依据设计使上述距离d3大于或小于上述栅极结构222的上述长度Lg。
[0019]本发明实施方式提供一种肖特基二极管500a、肖特基二极管500b、肖特基二极管500c或肖特基二极管500d。在本发明的一个实施方式中，上述肖特基二极管500a、肖特基二极管500b、肖特基二极管500c或肖特基二极管500d的上述第一电极210 (阴极)和上述第二电极212(阳极)彼此通过上述栅极结构222、上述第二掺杂区206和上述隔绝区208中的至少一个横向隔开。上述肖特基二极管500a、肖特基二极管500b、肖特基二极管500c或肖特基二极管500d使用上述栅极结构222来降低上述第二电极212(阳极)的表面电场。上述栅极结构222可对第一讲区202产生横向电场。在本发明的一个实施方式中，上述栅极结构222可为电性浮接(electrically floating)、且稱接至上述第二电极212(阳极)或耦接至其他电压，以使得提高降低上述第二电极212 (阳极)的表面电场的能力(capability)。并且，因为上述第一讲区202和上述第二掺杂区206之间产生p_n结(p-n junct1n)，所以设置于上述栅极结构222下方的上述第二掺杂区206(p型重掺杂区)也可以对上述第一阱区202产生横向电场。因此，上述第二掺杂区206 (P型重掺杂区)可以进一步降低上述第二电极212(阳极)的表面电场。并且，通过利用上述栅极结构222，上述第二掺杂区206被设置为与上述第二电极212横向隔开距离d3。具有上述栅极结构222的上述肖特基二极管500a、肖特基二极管500b、肖特基二极管500c或肖特基二极管500d可避免上述第二掺杂区206设置于上述第二电极212的下方，而形成由上述第二掺杂区206与上述第一讲区202组成的寄生p-n 二极管(parasitic p-n d1de)。因此,可以消除由于寄生P-n 二极管产生的一些缺点，例如操作肖特基二极管从正向偏压(forwardbias)至逆向偏压(reverse bias)时产生的操作速度缓慢(slow operating speed)和恢复问题(recovery problem)等缺点。因此,上述肖特基二极管500a、肖特基二极管500b、肖特基二极管500c或肖特基二极管500d为不具有寄生p-n 二极管的纯肖特基二极管(pureSchottky d1de)。当对上述肖特基二极管500a、肖特基二极管500b、肖特基二极管500c或肖特基二极管500d施加逆向偏压时，可通过上述栅极结构222和上述第二掺杂区206抑制漏电流(leakage current)。这将降低上述第二电极212 (阳极)的表面电场。并且，上述肖特基二极管500a、肖特基二极管500b、肖特基二极管500c或肖特基二极管500d可维持低顺向电压的优点。进一步，可容易地使用任何适当的工艺来形成上述肖特基二极管500a、肖特基二极管500b、肖特基二极管500c或肖特基二极管500d，且不需额外的光刻(photolithography)工艺和植入工艺(implant processes)。
[0020]虽然本发明已以较佳实施方式揭露如上，然而必须了解其并非用以限定本发明。相反，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围应当以权利要求书所界定的保护范围为准。
【权利要求】
1.一种肖特基二极管结构，其特征在于，包括: 半导体基板，具有主动区； 第一阱区，形成于该主动区中，其中该第一阱区具有第一导电类型； 第一掺杂区，形成于该第一阱区上，其中该第一掺杂区具有该第一导电类型； 第一电极，设置于该主动区上，且覆盖该第一掺杂区； 第二电极，设置于该主动区上，且接触该第一阱区； 栅极结构，设置于该第一阱区上；以及 第二掺杂区，形成于该第一阱区上，其中该第二掺杂区具有相反于该第一导电类型的第二导电类型，其中该栅极结构和该第二掺杂区设置于该第一电极和该第二电极之间。
2.根据权利要求1所述的肖特基二极管结构，其特征在于，进一步包括: 隔绝区，设置于该第一阱区中，其中该隔绝区具有相对的两个侧壁，该相对的两个侧壁分别相邻于该第一掺杂区和该第二掺杂区。
3.根据权利要求2所述的肖特基二极管结构，其特征在于，该第一掺杂区通过该隔绝区与该第二掺杂区隔开。
4.根据权利要求2所述的肖特基二极管结构，其特征在于，该栅极结构部分覆盖该隔绝区。
5.根据权利要求1所述的肖特基二极管结构，其特征在于，该第二掺杂区设置于该栅极结构的边界内。
6.根据权利要求1所述的肖特基二极管结构，其特征在于，该第一掺杂区通过第一距尚与该第二掺杂区隔开。
7.根据权利要求6所述的肖特基二极管结构，其特征在于，该栅极结构通过第二距离与该第一电极隔开，其中该第二距离小于该第一距离。
8.根据权利要求7所述的肖特基二极管结构，其特征在于，该第二电极通过第三距离与该第二掺杂区隔开，其中该第三距离小于该栅极结构的长度。
9.根据权利要求8所述的肖特基二极管结构，其特征在于，该第一电极通过第四距离与该第二电极隔开，其中该第四距离大于该第一距离、该第二距离、该第三距离和该栅极结构的长度。
10.根据权利要求1所述的肖特基二极管结构，其特征在于，该栅极结构完全覆盖该第二掺杂区。
11.根据权利要求1所述的肖特基二极管结构，其特征在于，该栅极结构相邻于该第二电极。
12.根据权利要求1所述的肖特基二极管结构，其特征在于，该第一导电类型为η型，且该第二导电类型为Ρ型。
13.根据权利要求12所述的肖特基二极管结构，其特征在于，该第一电极为阴极，且该第二电极为阳极。
14.根据权利要求1所述的肖特基二极管结构，其特征在于，该栅极结构为电性浮接。
15.根据权利要求1所述的肖特基二极管结构，其特征在于，该栅极结构耦接至该第二电极。
16.根据权利要求1所述的肖特基二极管结构，其特征在于，该栅极结构和该第二掺杂区围绕该第二电极。
17.根据权利要求1所述的肖特基二极管结构，其特征在于，该栅极结构包括: 栅极绝缘层； 多晶硅图案，设置于该栅极绝缘层上；以及 多个绝缘间隙壁，设置于该多晶硅图案的侧壁上。
18.根据权利要求17所述的肖特基二极管结构，其特征在于，该第二电极通过该多个绝缘间隙壁与该多晶硅图案隔开。
19.根据权利要求17所述的肖特基二极管结构，其特征在于，该第二掺杂区通过该栅极绝缘层与该多晶硅图案隔开。
20.一种肖特基二极管结构，其特征在于，包括: 半导体基板，具有主动区； 第一阱区，形成于该主动区中，其中该第一阱区具有第一导电类型； 第一掺杂区，形成于该第一阱区上，其中该第一掺杂区具有该第一导电类型； 第一电极，设置于该主动区上，且覆盖该第一掺杂区； 第二电极，设置于该主动区上，且接触该第一阱区； 第二掺杂区，形成于该第一阱区上，其中该第一掺杂区具有相反于该第一导电类型的第二导电类型；以及 栅极结构，设置于该第二掺杂区上。
21.根据权利要求20所述的肖特基二极管结构，其特征在于，进一步包括: 隔绝区，设置于该第一阱区中，相邻于该第二掺杂区，其中该第一电极和该第二电极通过该隔绝区彼此隔开。
22.根据权利要求21所述的肖特基二极管结构，其特征在于，该第一掺杂区通过该隔绝区与该第二掺杂区隔开。
23.根据权利要求21所述的肖特基二极管结构，其特征在于，该栅极结构部分覆盖该隔绝区。
24.根据权利要求21所述的肖特基二极管结构，其特征在于，该第一掺杂区和该第二掺杂区分别相邻于该隔绝区的相对的侧壁。
25.根据权利要求20所述的肖特基二极管结构，其特征在于，该第一掺杂区通过第一距离与该第二掺杂区隔开。
26.根据权利要求25所述的肖特基二极管结构，其特征在于，该栅极结构通过第二距离与该第一电极隔开，其中该第二距离小于该第一距离。
27.根据权利要求26所述的肖特基二极管结构，其特征在于，该第二电极通过第三距离与该第二掺杂区隔开，其中该第三距离小于该栅极结构的长度。
28.根据权利要求27所述的肖特基二极管结构，其特征在于，该第一电极由第四距离与该第二电极隔开，其中该第四距离大于该第一距离、该第二距离、该第三距离和该栅极结构的长度。
29.根据权利要求20所述的肖特基二极管结构，其特征在于，该栅极结构为电性浮接；或该栅极结构耦接至该第二电极。
30.根据权利要求20所述的肖特基二极管结构，其特征在于，该栅极结构包括:栅极绝缘层；多晶硅图案，设置于该栅极绝缘层上；以及多个绝缘间隙壁，设置于该多晶硅图案的侧壁上。
【文档编号】H01L29/06GK104253163SQ201410130869
【公开日】2014年12月31日 申请日期:2014年4月2日 优先权日:2013年6月26日
【发明者】蒋柏煜 申请人:联发科技股份有限公司