抑制输出非线性开启的隧穿场效应晶体管及其制备方法
【专利摘要】一种抑制输出非线性开启的隧穿场效应晶体管，包括隧穿源区，沟道区，漏区，半导体衬底区，位于沟道区上方的栅介质层，以及位于栅介质层之上的控制栅；所述的沟道区位于隧穿源区上方且位置与隧穿源区部分重叠，在沟道区与隧穿源区界面处形成隧穿结；所述漏区与沟道区平行，位于沟道区的另一侧；所述控制栅位于沟道区与隧穿源区重叠部分的上方，而在靠近漏区附近的沟道区存在一个没有控制栅覆盖的区域；并且，所述沟道区选用能态密度低于1E18cm-3的半导体材料。该隧穿场效应晶体管可以有效抑制器件输出特性中的非线性开启现象，并保持了较陡直的亚阈值斜率。
【专利说明】抑制输出非线性开启的隧穿场效应晶体管及其制备方法
【技术领域】
[0001]本发明属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域，具体涉及一种抑制输出非线性开启的隧穿场效应晶体管及其制备方法。
【背景技术】
[0002]自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展，半导体器件尺寸不断缩小。随着半导体器件进入深亚微米范围，传统MOSFET器件由于受到自身扩散漂流的导通机制所限，亚阈值斜率受到热电势kT/q的限制而无法随着器件尺寸的缩小而同步减小。这就导致MOSFET器件泄漏电流缩小无法达到器件尺寸缩小的要求，整个芯片的能耗不断上升，芯片功耗密度急剧增大，严重阻碍了芯片系统集成的发展。为了适应集成电路的发展趋势，新型超低功耗器件的开发和研究工作就显得特别重要。隧穿场效应晶体管(TFET, Tunneling Field-Effect Transistor)采用带带隧穿(BTBT)新导通机制,是一种非常有发展潜力的适于系统集成应用发展的新型低功耗器件。TFET通过栅电极控制源端与沟道交界面处隧穿结的隧穿宽度，使得源端价带电子隧穿到沟道导带(或沟道价带电子隧穿到源端导带)形成隧穿电流。这种新型导通机制突破传统MOSFET亚阈值斜率理论极限中热电势kT/q的限制，可以实现低于60mV/dec的超陡亚阈值斜率，降低器件静态漏泄电流进而降低器件静态功耗。
[0003]但是，由于半导体带带隧穿效率偏低，TFET的开态电流与传统MOSFET相比比较低，不能满足系统集成应用中的要求。因此，保持较陡直的亚阈值斜率的同时，提高TFET开态电流是TFET器件应用中需要解决的一个非常重要的问题。
[0004]另外，TFET输出特性与传统MOSFET完全不同，输出电流随漏端电压增大而增大，是通过漏端电压降在源端隧穿结处，有效地改变隧穿结隧穿宽度从而使输出隧穿电流增大实现的。由于输出隧穿电流值与隧穿宽度λ成e指数关系，漏端电压与输出隧穿电流呈现一种超e指数关系。因而TFET输出特性曲线前段是一种超e指数的非线性曲线，即输出特性的非线性开启现象，导致器件沟道电导非常小，在电路应用中的输出电阻相当大。TFET的这种输出特性非常不利于器件的电路应用，因此改善TFET输出特性也是TFET电路应用中一个非常重要的问题。
【发明内容】
[0005]本发明的目的在于提供一种抑制输出非线性开启的隧穿场效应晶体管及制备方法。该隧穿场效应晶体管可以有效抑制器件输出特性中的非线性开启现象，并保持了较陡直的亚阈值斜率。
[0006]本发明提供的技术方案如下:
[0007]—种抑制输出非线性开启的隧穿场效应晶体管，如图1所示，包括隧穿源区5，沟道区6，漏区9，半导体衬底区1，位于沟道区上方的栅介质层7，以及位于栅介质层之上的控制栅8，其特征是，所述的沟道区6位于隧穿源区5上方且位置与隧穿源区5部分重叠，在沟道区6与隧穿源区5界面处形成隧穿结；所述漏区9与沟道区6平行，位于沟道区6的另一侧(非隧穿源区一侧)；所述控制栅8位于沟道区6与隧穿源区5重叠部分的上方，而在靠近漏区9附近的沟道区6存在一个没有控制栅覆盖的区域；并且，所述沟道区6选用能态密度低于lE18cnT3的半导体材料。
[0008]对于N型器件来说，隧穿源区为P型重掺杂，其掺杂浓度约为lE20Cm_3-lE21Cm_3，漏区为N型重掺杂，其掺杂浓度约为lE18CnT3-lE19Cm-3，沟道区为P型轻掺杂，其掺杂浓度约为lE13CnT3-lE15Cm-3 ;而对于P型器件来说，隧穿源区为N型重掺杂，其掺杂浓度约为lE20cnT3-lE21cnT3，漏区为P型重掺杂，其掺杂浓度约为lE18cnT3-lE19cnT3，沟道区为N型轻掺杂，其掺杂浓度约为lE13cm_3-lE15cm_3。
[0009]所述的隧穿场效应晶体管可以应用于Si，或Ge，也可以应用于其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体材料、或绝缘体上的娃(SOI)或绝缘体上的锗(GOI)。
[0010]本发明同时提供所述的抑制输出非线性开启的隧穿场效应晶体管的制备方法，包括以下步骤:
[0011]I)衬底准备:轻掺杂或未掺杂的半导体衬底；
[0012]2)在衬底上初始热氧化并淀积一层氮化物；
[0013]3)光刻后进行浅沟槽隔离(Shallow Trench Isolat1n, STI),并淀积隔离材料填充深孔后进行化学机械平坦化(Chemical Mechanical Polishing, CMP)；
[0014]4)光刻暴露出隧穿源区，以光刻胶为掩膜，进行离子注入形成隧穿源区，浓度约为lE20cm_3-lE21cm_3 ；
[0015]5)淀积具有低能态密度(能态密度低于lE18cm_3)的异质半导体层；
[0016]6)淀积栅介质材料和栅材料，进行光刻和刻蚀，形成栅图形；
[0017]7)再次进行光刻，刻蚀沟道区图形；
[0018]8)光刻暴露出漏区，以光刻胶为掩膜，进行离子注入形成漏区，浓度约为lE18cm 3-lE19cm 3 ；
[0019]9)快速高温退火激活杂质；
[0020]10)最后进入同CMOS —致的后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得抑制输出非线性开启的隧穿场效应晶体管。
[0021]所述的制备方法，其特征是，步骤I)中所述的轻掺杂，其掺杂浓度约为lE13cm3-lE15cm3。
[0022]所述的制备方法，其特征是，步骤I)中所述的半导体衬底材料选自S1、或Ge，或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。
[0023]所述的制备方法，其特征是，步骤5)中所述的异质半导体层材料选自具有低能态密度的I1-VI，II1-V和IV-1V族的二元或三元化合物半导体。
[0024]所述的制备方法，其特征是，步骤6)中所述的栅介质材料选自Si02、Si3N4或高K栅(介电常数K>3.9)介质材料。
[0025]所述的制备方法，其特征是，步骤6)中所述的淀积栅介质材料的方法选自下列方法之一:化学气相淀积或物理气相淀积。
[0026]所述的制备方法，其特征是，步骤6)中所述的栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
[0027]本发明的技术效果(以N型器件为例):
[0028]1、控制栅位于沟道区及源区上方，栅电极加正电压，沟道区能带下拉，当沟道区导带下拉至隧穿源区价带以下时形成隧穿窗口，在隧穿结处发生垂直于控制栅的带带隧穿，器件开启，从而获得较陡直的亚阈值斜率。
[0029]2、在栅电压足够大的开态条件下，由于沟道区采用的是具有低能态密度的半导体材料，沟道表面能带弯曲达到饱和时，可以使沟道区导带弯曲至沟道区费米能级下方。
[0030]3、进一步的，在栅电压较大漏电压为零时，由于沟道区导带位于沟道区费米能级下方，即沟道区导带位于隧穿源区价带下方(隧穿源区重掺杂，源区价带位于费米能级上方)，使得漏电压为零时，在隧穿结处即形成隧穿窗口，显著增大了漏电压较小时的沟道电导，从而有效抑制了器件输出特性中的非线性开启现象。
[0031]与现有的TFET相比，抑制输出非线性开启的隧穿场效应晶体管通过器件结构设计，显著改善了器件输出特性，同时保持了陡直的亚阈值斜率。
[0032]本发明的抑制输出非线性开启的隧穿场效应晶体管制备工艺简单，制备方法与标准的CMOS IC工艺兼容，能有效地在CMOS集成电路中集成TFET器件，还可以利用标准工艺制备由TFET组成的低功耗集成电路，极大地降低了生产成本，简化了工艺流程。
【专利附图】
【附图说明】
[0033]图1为本发明抑制输出非线性开启的隧穿场效应晶体管的结构示意图。
[0034]图2为在半导体衬底上形成STI隔离后去除氮化物后的器件剖面图；
[0035]图3为光刻暴露出TFET器件的隧穿源区并离子注入形成隧穿源区后的器件剖面图；
[0036]图4为淀积一层具有低能带密度的异质半导体层后的器件剖面图；
[0037]图5为光刻并刻蚀形成控制栅后的器件剖面图；
[0038]图6为光刻并刻蚀沟道区图形后的器件剖面图；
[0039]图7为光刻暴露出TFET器件的漏区并离子注入形成漏区后的器件剖面图。
[0040]图中，
[0041]1-半导体衬底；2_STI隔离；3_氧化层；4_光刻胶；5_隧穿源区；6_沟道区；
[0042]7-高k介质层；8_控制栅；9-漏区；10_后道工序的钝化层；11_后道工序的金属。
【具体实施方式】
[0043]以下结合附图，通过具体的实施例对本发明所述的抑制输出非线性开启的隧穿场效应晶体管的实施方法做进一步的说明。
[0044]具体实施步骤如图1-图7所示:(本例以N型器件为例，P型器件可以以此类推)
[0045]1、在衬底掺杂浓度为轻掺杂(约lE13cm_3-lE15cm_3)的，晶向为〈001〉的Si衬底I上初始热氧化一层二氧化硅3，厚度约10nm，并淀积一层氮化硅(Si3N4)，厚度约lOOnm，之后采用浅槽隔离技术制作有源区STI隔离2，然后进行CMP，如图2所示；
[0046]2、光刻暴露出隧穿源区5，以光刻胶4为掩膜，进行隧穿源区8离子注入(BF2,lE16/cnT2，20keV)，如图 3 所示；
[0047]3、漂去表面初始生长的二氧化硅，采用LPCVD淀积一层具有低能态密度的异质半导体层6为InAs，厚度为6-15nm，如图4所不；
[0048]4、然后淀积一层高k栅介质层7，栅介质层为Al2O3,厚度为I?5nm ;采用LPCVD淀积控制栅8，栅材料为掺杂多晶硅层，厚度为50?200nm。光刻出栅图形，刻蚀控制栅图形,如图5所示；
[0049]5、光刻并刻蚀沟道区6图形，如图6所示；
[0050]6、光刻暴露出漏区9，以光刻胶4为掩膜，进行漏区9离子注入(AS，lE14/cm_2，30keV)，如图7所示。进行一次快速高温退火，对注入杂质进行激活(1050°C，10s)
[0051]7、最后进入常规后道工序，包括淀积钝化层10、开接触孔、以及金属化11等，图1所示为制得的所述基于标准CMOS IC工艺制备的N型的抑制输出非线性开启的隧穿场效应晶体管结构示意图。
[0052]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种抑制输出非线性开启的隧穿场效应晶体管，包括隧穿源区(5)，沟道区(6)，漏区(9)，半导体衬底区(I)，位于沟道区上方的栅介质层(7)，以及位于栅介质层之上的控制栅(8);其特征是，所述的沟道区(6)位于隧穿源区(5)上方且位置与隧穿源区(5)部分重叠，在沟道区(6)与隧穿源区(5)界面处形成隧穿结；所述漏区(9)与沟道区(6)平行，位于沟道区(6)的另一侧；所述控制栅(8)位于沟道区(6)与隧穿源区(5)重叠部分的上方，而在靠近漏区(9)附近的沟道区(6)存在一个没有控制栅覆盖的区域；并且，所述沟道区(6)选用能态密度低于lE18cnT3的半导体材料。
2.如权利要求1所述的隧穿场效应晶体管，其特征是，对于N型器件来说，隧穿源区为P型重掺杂，其掺杂浓度约为lE20Cm_3-lE21Cm_3，漏区为N型重掺杂，其掺杂浓度约为lE18cm_3-lE19cm_3,沟道区为P型轻掺杂，其掺杂浓度约为lE13cnT3-lE15cnT3 ;而对于P型器件来说，隧穿源区为N型重掺杂，其掺杂浓度约为lE20Cm_3-lE21Cm_3，漏区为P型重掺杂，其掺杂浓度约为lE18Cm_3-lE19Cm_3，沟道区为N型轻掺杂，其掺杂浓度约为lE13cm3-lE15cm3。
3.将权利要求1或2所述的隧穿场效应晶体管应用于Si，或Ge，或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体材料、或绝缘体上的娃或绝缘体上的锗。
4.一种抑制输出非线性开启的隧穿场效应晶体管的制备方法，包括以下步骤: 1)衬底准备:轻掺杂或未掺杂的半导体衬底； 2)在衬底上初始热氧化并淀积一层氮化物； 3)光刻后进行浅沟槽隔离，并淀积隔离材料填充深孔后进行化学机械平坦化； 4)光刻暴露出隧穿源区，以光刻胶为掩膜，进行离子注入形成隧穿源区，浓度约为lE20cm_3-lE21cm_3 ； 5)淀积具有低能态密度的异质半导体层； 6)淀积栅介质材料和栅材料,进行光刻和刻蚀,形成栅图形； 7)再次进行光刻，刻蚀沟道区图形； 8)光刻暴露出漏区，以光刻胶为掩膜，进行离子注入形成漏区，浓度约为lE18cm3-lE19cm3 ； 9)快速高温退火激活杂质； 10)最后进入同CMOS—致的后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得抑制输出非线性开启的隧穿场效应晶体管。
5.如权利要求4所述的制备方法，其特征是，步骤I)中所述的轻掺杂，其掺杂浓度约为lE13cm3-lE15cm3。
6.如权利要求4所述的制备方法，其特征是，步骤I)中所述的半导体衬底材料选自S1、或Ge，或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的硅或绝缘体上的锗。
7.如权利要求4所述的制备方法，其特征是，步骤5)中所述的异质半导体层能态密度低于 lE18cm_3。
8.如权利要求4所述的制备方法，其特征是，步骤5)中所述的异质半导体层材料选自具有低能态密度的I1-VI，II1-V和IV-1V族的二元或三元化合物半导体。
9.如权利要求4所述的制备方法，其特征是，步骤6)中所述的栅介质材料选自Si02、Si3N4或高K栅介质材料。
10.如权利要求4所述的制备方法，其特征是，步骤6)中所述的淀积栅介质材料的方法选自下列方法之一:化学气相淀积或物理气相淀积。
11.如权利要求4所述的制备方法，其特征是，步骤6)中所述的栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
【文档编号】H01L21/331GK104347692SQ201410448766
【公开日】2015年2月11日 申请日期:2014年9月4日 优先权日:2014年9月4日
【发明者】黄如, 吴春蕾, 黄芊芊, 王阳元 申请人:北京大学