用于单片光探测与电信号处理集成器件的基材结构及其形成方法
【专利摘要】本发明涉及一种用于单片光探测与电信号处理集成器件的基材结构及其形成方法，属于半导体器件和集成电路【技术领域】。该方案针对高阻硅半导体材料光探测与光探测信号分开处理以及缺乏单片集成解决方案的情况，可以解决光探测器工作电压与光探测信号处理电路工作电压差异较大，光探测器件结构与光探测信号处理电路器件结构与工艺较难兼容的问题。本方案集成的电子器件可以包括单独的NPN晶体管、NMOS晶体管、PMOS晶体管、DMOS晶体管或者它们的组合。本发明方案包括了8个基本结构要件：低阻半导体材料1，高阻半导体材料2，耗尽抑制区3，器件外延层4，电子器件区5，光电隔离介质区6，光电隔离沟道阻断区7，光探测器欧姆接触区8。
【专利说明】
用于单片光探测与电信号处理集成器件的基材结构及其形成方法
【技术领域】
[0001]本发明属于半导体器件和集成电路【技术领域】，涉及一种用于单片光探测与电信号处理集成器件的基材结构及其形成方法。
【背景技术】
[0002]现有各种光探测半导体器件从光谱响应，器件结构，工作模式等角度已有很多种类。从光谱看可以响应300nm到4500nm波长的光波；从半导体材料看可以有化合物半导体和单质半导体；从器件结构和制造工艺角度，就比较成熟和品种较多的单质硅材料半导体器件看，多数是可见光探测器，并且多数都基于商业化的CMOS工艺的改进；从应用的角度看，绝大多数光探测器是用在民用相机和光纤通讯上，剩下的应用范围非常广泛，有的是高速高灵敏度，有的是用于辐射粒子探测的，有的是用于引导，有的用于紫外光，有的用于红外光，远红外光；从使用衬底材料导电性来看，大致可分为高阻材料与低阻材料，高阻衬底材料常常超过100欧姆厘米，低阻衬底材料常常小于20欧姆厘米。
[0003]一部分光探测器是光探测和光探测信号分开处理的模式，即光探测器和光探测信号处理不是同一块半导体材料，尤其是采用高阻材料的光探测器的情况下。光探测与光探测信号分开处理体积一般比较大，互联线相对较长，压焊点较多。还有一部分光电探测器将光探测和光探测信号进行了单片集成，例如有人提出了一种新的兼容BCD工艺的硅基光电探测器解决方案，避免了采用高阻半导体材料与标准BCD工艺不兼容的问题；有人提出了一种与标准双极集成电路工艺的光电集成解决方案用于可见光探测与NPN标准双极集成电路单片集成工艺；还有人提出了一种采用SOI结构和Ge吸收层并与CMOS兼容的光电集成方案以及采用氧离子注入方式在半导体内形成不同深度厚度的介质埋层，为光电探测与MEMS集成提供制作的基板材料的技术方案。上述这些方案都没有涉及到采用高阻半导体材料光探测和光探测信号处理单片集成的问题，这种高阻半导体材料光探测和光探测信号处理单片集成结构和器件需要解决高低不同工作电压和高阻低阻半导体材料工艺兼容集成的问题。
[0004]针对采用高阻硅半导体材料的光探测与光探测信号分开处理以及缺乏单片集成解决方案的情况，本发明提供了一种单片光探测与电信号处理集成器件基材结构方案。本发明的光探测信号处理部分支持实现BiCMOS、BCD器件结构。这种器件需要解决光探测器工作电压与光探测信号处理电路工作电压不同，光探测器件结构与光探测信号处理电路内器件结构与工艺兼容性问题。
【发明内容】
[0005]有鉴于此，本发明的目的在于提供一种用于单片光探测与电信号处理集成器件的基材结构及其形成方法，本技术方案能够解决现有技术中高阻硅半导体材料光探测与光探测信号分开处理以及缺乏单片集成解决方案的缺陷。
[0006]为达到上述目的，本发明提供如下技术方案:
[0007]—种用于单片光探测与电信号处理集成器件的基材结构，包括低阻半导体材料
(1)、高阻半导体材料(2)、耗尽抑制区(3)、器件外延层(4)、电子器件区(5)、光电隔离介质区(6)、光电隔离沟道阻断区(7)和光探测器欧姆接触区⑶；
[0008]光电隔离介质区(6)与光电隔离沟道阻断区(7)相接，隔断器件外延层⑷；光电隔离介质区(6)左侧与光电隔离沟道阻断区(7)左侧间距Dl大于等于光探测器工作电压除以30，其中电压和间距的单位分别是伏特和微米；
[0009]Dl区域没有被光电隔离介质区(6)完全占据的器件外延层(4)的杂质在光探测器工作电压下是完全耗尽的，或者光电隔离介质区(6)纵向完全占据Dl区域器件外延层
(4)；
[0010]光电隔离沟道阻断区(7)的宽度为D2，其中:D2 ^ (2V ε / (qN))°_5/3.5，式中，V为光探测器工作电压，ε为半导体硅介电常数，q为电子电荷，N为高阻半导体材料⑵的掺杂浓度；耗尽抑制区(3)可与光电隔离沟道阻断区(7)相接触或相交叠，但光电隔离沟道阻断区(7)与耗尽抑制区(3)不交叠区横向尺寸不小于宽度D2 ；
[0011]光探测器欧姆接触区⑶与光电隔离介质区(6)间距D3大于等于零。
[0012]进一步，所述低阻半导体材料(I)电阻率小于等于0.1欧姆?厘米，高阻半导体材料(2)电阻率大于等于10欧姆.厘米，器件外延层(4)电阻率大于等于0.1欧姆.厘米，厚度 0.1 μ m ?10 μ m。
[0013]进一步，所述低阻半导体材料(I)、高阻半导体材料(2)和耗尽抑制区(3)是同类型掺杂，器件外延层(4)的掺杂类型与低阻半导体材料(I)、高阻半导体材料(2)和耗尽抑制区(3)是相反类型掺杂。
[0014]本发明还提供了一种用于单片光探测与电信号处理集成器件的基材结构的形成方法，包括以下步骤:
[0015]步骤一:在低阻半导体材料(I)上采用通用的外延方法形成高阻半导体材料
(2)；
[0016]或者，将低阻半导体材料(I)和高阻半导体材料(2)通过周知的减薄、抛光和硅片直接键合技术键合成一块半导体材料,再将高阻半导体材料(2) —侧通过减薄抛光到所需要的厚度；
[0017]或者，在高阻半导体材料(2)采用通用的快速外延方法形成低阻半导体材料(I)，再将高阻半导体材料(2) —侧通过减薄抛光到所需要的厚度
[0018]步骤二:在形成低阻半导体材料(I)及高阻半导体材料(2)结构后，在高阻半导体材料(2)上采用通用的光刻、注入、扩散方法形成耗尽抑制区(3)，耗尽抑制区(3)表面浓度小于2X 1016cnT3，杂质面密度在8X 111CnT2?5X 112CnT2范围，浓度分布降低到I X 113CnT3时结深深度大于8μπι;
[0019]步骤三:在高阻半导体材料(2)上采用通用的光刻、注入、扩散方法形成光电隔离沟道阻断区(7)，光电隔离沟道阻断区(7)有效杂质面密度在lX1012cm_2?5Χ 114CnT2范围；
[0020]步骤四:在高阻半导体材料(2)形成光电隔离沟道阻断区(7)后再采用通用的外延方法形成器件外延层(4)；
[0021]步骤五:形成电子器件区(5)和光探测器欧姆接触区(8)，电子器件的制作在电子器件区(5)，光探测器的制作在光探测器欧姆接触区(8)。
[0022]本发明的有益效果在于:本单片集成方案使用厚的高阻半导体材料2区制作光探测器，薄的低阻半导体材料I区制作电子器件来处理光探测信号，解决了高阻厚半导体光探测材料与低阻薄半导体电子器件材料的兼容集成技术问题；
[0023]本单片集成方案可以处理较高的光探测器工作电压与较低的电子器件工作电压差异，二者可以相差10倍以上，解决了高工作电压光探测与低工作电压的电子器件单片集成问题；
[0024]本单片集成方案集成的电子器件可以包括单独的NPN晶体管、NMOS晶体管、PMOS晶体管、DMOS晶体管或者它们的组合器件。
【专利附图】
【附图说明】
[0025]为了使本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图进行说明:
[0026]图1为用于单片光探测与电信号处理集成器件基材结构示意图；
[0027]图2为实施例完成低阻半导体硅材料1、外延P型高阻半导体材料2、耗尽抑制区
3、器件区的NBL埋层101、光电隔离沟道阻断区7和电子器件区的硼埋层102后示意图；
[0028]图3为实施例完成器件外延4光电隔离介质区6、NPN器件的穿透NSINK 103,NMOS的P阱PWELL区104、NPN器件的基区105、CMOS多晶硅栅106、NPN的发射极和NMOS的源漏8以及PMOS的源漏107后示意图；
[0029]图4为实施例完成LPCVD 二氧化硅108和金属互连线109后示意图。
【具体实施方式】
[0030]下面将结合附图，对本发明的优选实施例进行详细的描述。
[0031]图1为用于单片光探测与电信号处理集成器件基材结构示意图，本发明所述的用于单片光探测与电信号处理集成器件的基材结构，包括低阻半导体材料1、高阻半导体材料
2、耗尽抑制区3、器件外延层4、电子器件区5、光电隔离介质区6、光电隔离沟道阻断区7和光探测器欧姆接触区8 ；
[0032]光电隔离介质区6与光电隔离沟道阻断区7相接，隔断器件外延层4 ;光电隔离介质区6左侧与光电隔离沟道阻断区7左侧间距Dl大于等于光探测器工作电压除以30，其中电压和间距的单位分别是伏特和微米；
[0033]光电隔离沟道阻断区7的宽度为D2，其中:D2彡(2V ε / (qN)) °_5/3.5，式中，V为光探测器工作电压，ε为半导体硅介电常数，q为电子电荷，N为高阻半导体材料2的掺杂浓度；耗尽抑制区3可与光电隔离沟道阻断区7相接触或相交叠，但光电隔离沟道阻断区7与耗尽抑制区3不交叠区横向尺寸不小于宽度D2 ；
[0034]光探测器欧姆接触区8与光电隔离介质区6间距D3大于等于零。
[0035]以一种兼容集成光电二极管探测器、NPN和CMOS的实施为例进行说明，本例中光电探测器最高工作电压可以到150V，NPN和CMOS工作电压为10V。本例不应被视为是本技术方案的唯一实现例子和范围限制，符合本技术方案特有特征的其他例子虽不能一一列举，应是不言而喻的。
[0036]1、在0.05?0.001 Ω.cm P型〈100〉低阻半导体硅材料I上采用行业通行外延方法形成厚度35 μ m,电阻率1200欧姆.厘米的外延P型高阻半导体材料2 ；
[0037]2、在第I步基础上采用通用的850°C，湿氧化40nm薄氧化层，再采用通用的光亥|J、注入、扩散方法在P型高阻硅外延层形成耗尽抑制区3，耗尽抑制区3表面浓度为1.2X 11W3,硼杂质面密度在3.5X 112cm-2,浓度分布降低到I X 1013cm_3时结深深度
10μ m，参考的注入条件为:硼注入能量为140KeV，注入杂质剂量为6X1012cm_2，参考扩散条件为1200°C, I小时氮气,然后2小时氧气,然后再4小时氮气处理；
[0038]3、在上一步基础上采用通用的光刻、注入、扩散方法在P型高阻硅外延层形成器件区的NBL埋层(附图2中101)，参考条件为As注入，注入能量10KeV,注入剂量3X 1015cnT2，然后进行1050°C干氧化，再经过1200°C I小时氮气扩散，这里的NBL 101可以单独或者与其它高掺杂N型器件区掺杂一起作为光探测器欧姆接触区8的一个组成部分；
[0039]4、在上一步基础上漂光正面氧化层，采用通用的850°C，湿氧方法生长40nm薄氧化层，再采用通用的光刻、注入、扩散方法形成光电隔离沟道阻断区7和电子器件区的硼埋层(附图2中102)，光电隔离沟道阻断区7同时也做电子器件沟道阻隔用，光电隔离沟道阻断区7参考注入条件为:硼注入，注入能量80KeV，注入剂量53cnT2，电子器件区的硼埋层102参考注入条件为:硼注入，注入能量140KeV，2X 1014cm_2，完成光电隔离沟道阻断区7和电子器件区的硼埋层102的离子注入后，进行扩散退火，条件为1000°C氮气气氛，35分钟扩散时间；
[0040]5、在上一步基础上去掉所有氧化层，采用通用外延方法进行器件外延4的生长，器件外延层4的厚度为1.5 μ m，电阻率为0.8欧姆?厘米(附图3);
[0041]6、在上一步基础上采用通用的850°C,湿氧化方法生长40nm薄氧化层，再使用通用LPCVD方法生长90nm厚度的Si3N4,然后采用通用的光刻、腐蚀方法腐蚀掉Si3N4,再采用通用的1100°C，3小时湿法氧化方法生长1.Ιμπι的光电隔离介质区6的二氧化硅(附图3)，再采用通用的湿法方法去掉Si3N4 ；
[0042]7、在上一步基础上采用通用的光刻、注入、扩散方法形成NPN器件的穿透NSINK(附图2中103)和NMOS的P阱PWELL区(附图2中104)，NSINK注入条件为:磷注入，注入能量140KeV，注入剂量2X 11W, PffELL注入条件为:140KeV，6.5X 1012cnT2，完成双极器件的穿透NSINK和NMOS的P阱PWELL区离子注入后，进行1050°C氮气气氛30分钟的退火，这里的NSINK 103可以单独或者与其它高掺杂N型器件区掺杂一起作为光探测器欧姆接触区8的一个组成部分或全部；
[0043]8、在上一步基础上采用通用的光刻、注入、扩散方法形成NPN器件的基区(附图3中105)注入，注入条件为:硼注入能量80KeV，注入剂量6父1013011-2，然后进行8501:氮气气氛下30分钟退火；
[0044]9、在上一步基础上采用通用的光刻、腐蚀方法刻蚀出MOS和接触孔区，然后采用通用的8500,95分钟掺氯干氧化形成40nm厚度的MOS栅氧化层介质,然后采用通用的LPCVD方法生长300nm厚度多晶硅层，再采用通用的光刻、腐蚀方法刻蚀出CMOS多晶硅栅(附图3中106)；
[0045]10、在上一步基础上采用通用的光刻、注入方法同时形成NPN的发射极和NMOS的源漏(附图3中8)，注入条件为:As注入能量为80KeV，注入剂量4X 1015cm_2，这里的As注入也可以单独或者与其它N型高掺杂一起作为光探测器欧姆接触区8的一个组成部分或全部，附图3使用了这次As注入单独形成光探测器欧姆接触区8作为实施例；
[0046]11、在上一步基础上采用通用的光刻、注入方法形成PMOS的源漏(附图3中107)，注入条件为:BF2注入能量为50KeV，注入剂量3X 115CnT2 ；
[0047]12、在上一步基础上采用通用的退火激活注入杂质的方法，进行1000°C氮气气氛，25分钟的退火；
[0048]12、在上一步基础上采用通用LPCVD方法生长二氧化硅300nm(附图4中108)，采用通用退火方法进行850°C氮气气氛下退火30分钟对LPCVD氧化层进行致密；
[0049]13、在上一步基础上采用通用的光刻、刻蚀方法刻蚀出金属接触孔，再采用通用的溅射方法溅射0.6 μ m的AlSiCu金属层；
[0050]14、在上一步基础上采用通用的光刻、刻蚀方法刻蚀出金属互连线(附图4中109),然后米用通用的合金方法,在440°C和氮氢混合气氛进行合金。
[0051]最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。
【权利要求】
1.一种用于单片光探测与电信号处理集成器件的基材结构，其特征在于:包括低阻半导体材料(I)、高阻半导体材料(2)、耗尽抑制区(3)、器件外延层(4)、电子器件区(5)、光电隔离介质区(6)、光电隔离沟道阻断区(7)和光探测器欧姆接触区⑶； 光电隔离介质区(6)与光电隔离沟道阻断区(7)相接，隔断器件外延层(4);光电隔离介质区(6)左侧与光电隔离沟道阻断区(7)左侧间距Dl大于等于光探测器工作电压除以30，其中电压和间距的单位分别是伏特和微米；Dl区域没有被光电隔离介质区(6)完全占据的器件外延层(4)的杂质在光探测器工作电压下是完全耗尽的，或者光电隔离介质区(6)纵向完全占据Dl区域器件外延层(4)；光电隔离沟道阻断区(7)的宽度为D2，其中:D2彡(2Ve/(qN))°_5/3.5，式中，V为光探测器工作电压，ε为半导体硅介电常数，q为电子电荷，N为高阻半导体材料(2)的掺杂浓度；耗尽抑制区(3)可与光电隔离沟道阻断区(7)相接触或相交叠，但光电隔离沟道阻断区(7)与耗尽抑制区(3)不交叠区横向尺寸不小于宽度D2 ； 光探测器欧姆接触区(8)与光电隔离介质区(6)间距D3大于等于零。
2.根据权利要求1所述的一种用于单片光探测与电信号处理集成器件的基材结构，其特征在于:所述低阻半导体材料(I)电阻率小于等于0.1欧姆.厘米，高阻半导体材料(2)电阻率大于等于10欧姆?厘米，器件外延层(4)电阻率大于等于0.1欧姆?厘米，厚度0.1 μ m ?10 μ m0
3.根据权利要求1所述的一种用于单片光探测与电信号处理集成器件的基材结构，其特征在于:所述低阻半导体材料(I)、高阻半导体材料(2)和耗尽抑制区(3)是同类型掺杂，器件外延层(4)的掺杂类型与低阻半导体材料(I)、高阻半导体材料(2)和耗尽抑制区(3)是相反类型掺杂。
4.一种用于单片光探测与电信号处理集成器件的基材结构的形成方法，其特征在于:包括以下步骤: 步骤一:在低阻半导体材料(I)上采用通用的外延方法形成高阻半导体材料(2);或者，将低阻半导体材料(I)和高阻半导体材料(2)通过周知的减薄、抛光和硅片直接键合技术键合成一块半导体材料，再将高阻半导体材料(2) —侧通过减薄抛光到所需要的厚度； 或者，在高阻半导体材料(2)采用通用的快速外延方法形成低阻半导体材料(1)，再将高阻半导体材料(2) —侧通过减薄抛光到所需要的厚度； 步骤二:在形成低阻半导体材料(I)及高阻半导体材料(2)结构后，在高阻半导体材料(2)上采用通用的光刻、注入、扩散方法形成耗尽抑制区(3)，耗尽抑制区(3)表面浓度小于2 X 1016cnT3，杂质面密度在8 X 111CnT2?5 X 112CnT2范围，浓度分布降低到I X 113CnT3时结深深度大于8 μ m ; 步骤三:在高阻半导体材料(2)上采用通用的光刻、注入、扩散方法形成光电隔离沟道阻断区(7)，光电隔离沟道阻断区(7)有效杂质面密度在lX1012cm_2?5X 114CnT2范围；步骤四:在高阻半导体材料(2)形成光电隔离沟道阻断区(7)后再采用通用的外延方法形成器件外延层(4)； 步骤五:形成电子器件区(5)和光探测器欧姆接触区(8)，电子器件的制作在电子器件区(5)，光探测器的制作在光探测器欧姆接触区(8)。
5.根据权利要求4所述的一种用于单片光探测与电信号处理集成器件的基材结构的形成方法，其特征在于:步骤五中的电子器件可以包括单独的NPN晶体管、NMOS晶体管、PMOS晶体管、DMOS晶体管或者它们的组合。
【文档编号】H01L31/0352GK104362199SQ201410663170
【公开日】2015年2月18日 申请日期:2014年11月19日 优先权日:2014年11月19日
【发明者】谭开洲, 谭千里, 黄绍春, 李荣强, 黄文刚, 张兴, 季万涛, 王健安, 杨永晖, 鲁卿, 高传顺, 但伟, 王品红 申请人:中国电子科技集团公司第二十四研究所, 中国电子科技集团公司第四十四研究所