一种具有自补偿背封层的半导体衬底的制作方法
【专利摘要】本实用新型公开了一种具有自补偿背封层的半导体衬底。该衬底包括：具有第一掺杂浓度的第一导电类型的基片；位于所述基片的下表面和侧壁上具有第二掺杂浓度的第二导电类型的补偿层，第二导电类型不同于第一导电类型；位于所述补偿层外覆盖所述基片下表面和至少部分侧壁的氧化硅层；和位于所述氧化硅层外的本征多晶硅层。根据本实用新型的半导体衬底解决了背面自掺杂效应和边缘效应引起轻掺杂外延气氛反型，从而导致片内边缘或整片生长成同型外延的问题。采用本实用新型的自补偿背封工艺，即使是用常压外延炉满炉生长，仍能保证外延参数满足产品要求。
【专利说明】一种具有自补偿背封层的半导体衬底
【技术领域】
[0001]本实用新型涉及半导体微电子【技术领域】，具体地说，本实用新型涉及硅基半导体器件和集成电路。
【背景技术】
[0002]随着硅基半导体技术的发展，具有特定功能的分立器件、集成电路芯片和MOS器件等半导体器件的种类越来越多。各类器件对衬底及外延层的厚度和浓度的要求越来越高。例如一些特殊器件需要在重掺杂衬底例如电阻率小于0.01 Ω.Cm的P型或N型衬底上加工轻掺杂反型外延层。众所周知，在重掺杂衬底上生长电阻率高而且均匀性好的相同导电类型外延层是有一定难度的，若生长相反导电类型的外延层，其难度则更高。此时若使用常规的常压外延制作方法，外延生长时的高温会使重掺杂衬底中的活泼杂质离子，如硼、磷，从该衬底的下表面和侧壁逃逸到轻掺杂的外延生长气氛中，逃逸出的杂质离子可造成局部甚至整体外延生长气氛异常反型，也势必造成所生长的外延层质量失控，最终造成器件的成品率和性能的下降。例如，图1示出现有技术下在重掺杂P型衬底上进行锑注入埋层后，使用常压外延工艺生长轻掺杂N型外延层的SRP测试曲线，受自掺杂效应影响，轻掺杂N型外延层已完全反型成为P型。
[0003]在使用常压外延来生长轻掺杂外延层的情况下，如果既未对重掺杂衬底片做任何处理，又未使用特殊外延工艺，即使单片加工，上述自掺杂效应和衬底的边缘效应将会导致外延气氛失控并进而导致所生长的外延层质量失控。生长轻掺杂反型外延时甚至会出现外延气氛被衬底析出的杂质反型，导致衬底边缘或整个衬底生长成同型外延的情况。
[0004]本领域技术人员通常只能采用不活泼杂质类型的衬底或采用复杂的外延生长方法来解决上述问题。不活泼杂质类型的衬底，N型可以选择锑衬底(Sb-Sub)，但其电阻率一般很难做到小于0.01 Ω._，无法满足部分器件对衬底电阻率的要求。P型杂质则几乎没有可选择的余地，只能使用硼(B)。由于硼(B)属于活泼的杂质类型，当使用硼衬底(B-Sub)时，上述自掺杂现象将极难控制。
[0005]已知一些复杂的外延方法，包括如预通工艺和包硅吸杂工艺等的方法来解决上述技术问题。下面以在P型重掺杂衬底上生长N型轻掺杂外延层为例，具体描述现有的外延生长方法。
[0006]在外延反应器腔室温度达到1000?1150°C时，通入流量为10?30L/min的HCl气体，对腔室和基座进行气体腐蚀，以降低气体腐蚀杂质在外延反应器内的浓度。排除该气体腐蚀反应气体后，在反应腔室和基座上淀积I?1ym的本征硅层。该本征硅层将用于吸收在随后外延生长过程中从衬底析出的高浓度杂质离子。随后通过在P型重掺杂衬底的表面和边缘生长第一外延薄层，该第一外延薄层为本征的或为与N型的外延层一致的高浓度外延层，对衬底表面和边缘进行包封。控制该第一薄层的生长温度为1100?1150°C、生长速率为0.5?2 μ m/min,以期达到理想的包封效果。随后可在得到的第一外延薄层上生长N型的第二外延层得到轻掺杂反型外延层，完成外延层的制作。上述工艺方法因为包括了对反应腔室的腐蚀和淀积本征硅层以及生长第一外延薄层而非常复杂，且可能在得到的结构中引入“Spike”亮点缺陷，影响外延质量，很难实现批量连续生长。
[0007]因为上述原因，本领域技术人员普遍放弃使用常压外延生长方法，而采用单片减压气相外延炉进行生长。在减压外延生长中，为了使反应室内成为低压环境，采用利用油扩散泵的真空泵抽取反应室内的气体，且减压外延炉一次只能加工一片，因而这种方法存在设备成本高、效率低和工艺参数难于控制的问题。
[0008]因此，需要一种制备工艺简单、可量产、低成本的获得高质量外延层的半导体衬
。
实用新型内容
[0009]本实用新型的目的是提供一种具有自补偿背封层的衬底，以解决衬底背面自掺杂效应和边缘效应引起轻掺杂外延气氛反型，从而导致片内边缘或整片衬底生长成同型外延层的问题。
[0010]为解决上述技术问题，本实用新型采用下述技术方案:
[0011 ] 在衬底加工阶段，在衬底上外延生长外延层前在基片表面制作自补偿背封层。
[0012]优选地，使用扩散炉热氧化的工艺方法在具有第一导电类型的重掺杂半导体基片表面，包括正面、背面、侧壁生长均匀厚度的氧化物。本领域技术人员可根据具体需要，选择对基片进行初始氧化得到氧化物的方法或利用在重掺杂基片上加工埋层区后退火时生成的氧化物层，该氧化物层将作为制作补偿层时的掩蔽层。
[0013]优选地，所述氧化物层的厚度范围应为4000人?2μηι。
[0014]优选地，使用光刻胶掩蔽正面对覆盖有氧化物层的半导体基片进行湿刻蚀，得到基片上表面覆盖有氧化物的基片结构。
[0015]优选地，使用配比HF酸或BOE腐蚀液湿法去除位于基片下表面和侧壁的氧化层。
[0016]优选地，在腐蚀步骤后对光刻胶掩蔽层进行剥离。
[0017]优选地，以位于基片上表面的氧化物层作为掩膜，使用扩散炉对重掺杂基片的侧壁和下表面进行第二导电类型掺杂。
[0018]优选地，使用扩散炉对第二导电类型杂质在900?1100°C进行退火，以形成补偿层，同时在侧壁和背面生长一定厚度的氧化物层。
[0019]优选地，该补偿层掺杂浓度应略高于重掺杂衬底的掺杂浓度，以保证外延过程中少量析出的第二导电类型杂质浓度高于第一导电类型杂质浓度。优选地，半导体基片为电阻率为0.004-0.006 Ω.Cm的P型重掺杂的硅基片，其掺杂浓度约为2 X 1019cm_3，所选N型补偿层浓度应大于2 X 119CnT3。
[0020]优选地，所述氧化物层被用作氧化物掩蔽层，其厚度范围优选为6000人?2μηι。
[0021]优选地，使用低压化学气相淀积LPCVD工艺在氧化物掩蔽层表面，包括上表面、下表面和侧壁生长均勻厚度的本征多晶娃掩蔽层。
[0022]优选地，所述本征多晶硅掩蔽层的厚度范围为4000Α?2μιη。
[0023]优选地，使用等离子干法刻蚀工艺去除所述本征多晶硅层。
[0024]优选地，使用配比HF酸或BOE腐蚀液湿法去除位于上表面的氧化物层。
[0025]至此，所述自补偿背封层制作完毕。该自补偿背封层包括位于重掺杂基片边缘侧壁和下表面保留下的氧化物掩蔽层和本征多晶硅掩蔽层。所述自补偿背封层进一步包括位于重掺杂基片边缘和下表面的具有第二导电类型的自补偿层。
[0026]优选地，使用常压外延炉在衬底的上表面上生长第二导电类型的轻掺杂外延层。
[0027]可选地，使用减压外延炉在衬底的上表面上生长第二导电类型的轻掺杂外延层。
[0028]本实用新型提供一种具有自补偿背封层的半导体衬底，包括:
[0029]具有第一掺杂浓度的第一导电类型的半导体基片；
[0030]位于所述基片的下表面和侧壁上具有第二掺杂浓度的第二导电类型的补偿层，第二导电类型不同于第一导电类型；
[0031]位于所述补偿层外覆盖所述基片下表面和至少部分侧壁的氧化物层；
[0032]位于所述氧化硅层外的本征多晶硅层。
[0033]优选地，所述第二掺杂浓度大于所述第一掺杂浓度。
[0034]优选地，第一掺杂浓度约为2X 1019cm_3，第二掺杂浓度大于2X 1019cm_3。
[0035]优选地，所述基片中包括第一导电类型或第二导电类型的埋层区。
[0036]优选地，所述氧化硅层的厚度为6000A?2μηι。
[0037]优选地，所述本征多晶硅层的厚度为4000Α?2μι.η。
[0038]优选地，所述第一导电类型是N型，第二导电类型是P型；或者所述第一导电类型是P型，第二导电类型是N型。
[0039]优选地，所述半导体基片是硅基片，所述氧化物是氧化硅。
[0040]本实用新型公开了一种制作简单、可量产、低成本、高效率的自补偿背封工艺。采用该工艺方法制作的自补偿背封层衬底，即使是用常压外延炉满炉生长，仍可保证外延参数满足产品要求。
[0041]本实用新型的有益效果如下:
[0042]使用本实用新型的自补偿背封层工艺，为选用重掺杂衬底制作特殊功能要求的半导体器件提供了可能性，并可显著提高重掺杂衬底生长反型轻掺杂外延层的质量和效率。
[0043]经过验证，采用本实用新型的自补偿背封层工艺，重掺杂衬底的电阻率和在该重掺杂衬底上得到的反型轻掺杂外延层的电阻率可相差3-5个数量级。以衬底选用
0.004-0.006 Ω.cm的重掺杂P型衬底，在其上进行锑注入形成N型埋层区为例，若采用现有技术的常压外延工艺单片制作厚度设计要求为7.5 μ m、电阻率设计要求为5.5 Ω.Cm的轻掺杂N型外延层，由于自掺杂效应影响，加工完成时，正面的N型完全反型成了 P型，如图
1。相反，采用了根据本实用新型自补偿背封工艺的方法步骤，当在同样的衬底上生长浓度为2 X 119CnT3的N型补偿层时，满炉加工，N型电阻率仍可较容易的控制在5.5±0.5Ω -cm范围内，自掺杂效应得到有效抑制，外延电阻率均匀、一致，如图2。可见，根据本实用新型的自补偿背封层和包括该背封层的衬底对于抑制重掺杂基片自掺杂效应来说，效果非常明显。
【专利附图】
【附图说明】
[0044]图1示出现有技术下轻掺杂外延层被反型的衬底结构的SRP测试曲线。
[0045]图2示出根据本实用新型得到的重掺杂P型衬底上轻掺杂N型外延层的衬底结构SRP测试曲线。
[0046]图3?图13示出根据本实用新型优选实施例的方法步骤流程图。
[0047]以上各附图中标记说明如下:
[0048]1:本征多晶硅掩蔽层
[0049]2:氧化硅掩蔽层
[0050]3:重掺杂基片
[0051]4:补偿层/自补偿层
[0052]5:埋层区
[0053]6:反型轻掺杂外延层
[0054]7:氧化硅层
[0055]8:光刻胶层
【具体实施方式】
[0056]为了更清楚地说明本实用新型，下面结合优选实施例和附图对本实用新型做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。
[0057]图3?13示出了一种根据本实用新型优选实施例的在基片加工阶段形成自补偿背封衬底并生长外延层的方法步骤流程图。
[0058]提供具有第一导电类型的电阻率小于0.01 Ω.cm的重掺杂硅基片3，如图3所示。本实施例中第一导电类型为P型，杂质为硼(B)，该P型掺杂基片的电阻率为
0.004-0.006 Ω.Cm,其掺杂浓度约为 2 X 11W0
[0059]作为一个优选实施例，可以使用扩散炉热氧化的方法在重掺杂基片3上生长厚度例如为I μ m的致密氧化硅层，该氧化硅层包围整个基片并具有均匀的厚度。
[0060]作为一个优选实施例，当需要在硅基片中制备第二导电类型即N型的埋层区时，该氧化娃可作为制作埋层区的掩蔽层。在位于基片上表面的氧化娃层中形成用于掺杂的开口并通过扩散或离子注入制作注入剂量为5X 115CnT2的锑埋层区5。随后对得到的包括锑埋层区的基片进行退火。该退火工艺在形成有氧化硅层的重掺杂基片3上进一步生成约7000A的氧化硅层，由此得到第一氧化硅层7，如图4。该第一氧化硅层7将作为随后制作自补偿层4时的掩蔽层。
[0061]随后，在图4得到的结构上表面施加光刻胶层8，如图5。优选地，光刻胶层8的厚度范围为1000 A?2μηι，本领域技术人员可根据氧化硅层7的厚度合理选择光刻胶层的厚度。在本实例中使用例如紫外负性光刻胶，其厚度约为I μ m。
[0062]随后，使用配比为6:1的BOE腐蚀液对所得到的结构进行选择性腐蚀，该腐蚀液腐蚀氧化硅和光刻胶的速率分别约为800人/min和小于10 A/min。使用该腐蚀液湿法去除基片上无光刻胶掩蔽的下表面和侧壁氧化硅层，得到如图6所示的结构。
[0063]随后，对光刻胶层8进行剥离，得到如图7所示的结构。
[0064]随后，使用扩散炉对重掺杂基片3的侧壁和下表面进行N型掺杂，得到如图8所示的结构。在该掺杂步骤中，3上的氧化硅层7为掺杂掩蔽层，使基片3的上表面不被掺杂而对基片的下表面和侧壁进行掺杂。在本实例中，N型杂质为磷(P)。
[0065]随后，使用扩散炉在900?1100°C对图8所示的结构进行退火，以形成自补偿层4，其中N型杂质的浓度例如为2.5X 119CnT3大于重掺杂基片3的掺杂浓度2X1019cm_3，
同时在基片上生长6000?10000 A的第二氧化硅层2，如图9。在本实例中，其厚度约为7000A。
[0066]优选地，得到的第二氧化硅层将用作在衬底上外延生长时的氧化硅掩蔽层，同时位于基片上表面的氧化硅还将作为后续刻蚀多晶硅工艺中的缓冲层，以防止等离子刻蚀损伤位于重掺杂基片3中的埋层区或外延生长的衬底界面。
[0067]随后，使用低压化学气相淀积LPCVD在得到的氧化硅层2的整个表面，包括上下表面和侧壁上生长4000?10000 A的本征多晶硅层1，得到如图10所示的结构。在本实例中，其厚度约为4500A。
[0068]随后，使用等离子干法刻蚀的工艺方法去除位于基片上表面多晶硅层和一部分侧壁多晶硅层，得到如图11所示的结构。优选地，所使用的等离子干法刻蚀工艺条件使得对多晶硅的刻蚀速率和对氧化硅的刻蚀速率分别约为4200A/min和小于100A/min。
[0069]优选地，所使用的等离子体干法刻蚀的工艺条件须具备足够的刻蚀选择比，以保证被刻蚀的多晶娃掩蔽层下方的氧化娃掩蔽层的保存。此时基片上表面上位于多晶娃层下方的氧化硅层起到刻蚀缓存的作用，防止等离子刻蚀损伤位于重掺杂基片3上方的埋层等功能区或外延生长的界面。
[0070]随后，使用配比为6:1的BOE腐蚀液进行选择性腐蚀，其腐蚀氧化硅和多晶硅的速率分别约为800 A/min和小于10 Α/ιτ?ι，保留的多晶娃层被用作腐蚀掩蔽层。使用该腐蚀液湿法去除无多晶硅掩蔽的位于基片上表面的氧化硅层，得到如图12所示的结构。
[0071 ] 至此，具有自补偿层4的自补偿背封层衬底制作完毕。该自补偿背封层自基片3向外依次包括N型自补偿层4、第二氧化硅层2和本征多晶硅层I。自补偿层4为位于重掺杂基片3的下表面和侧壁上，掺杂浓度为2.5X 119CnT3的N型扩散区。第二氧化硅层2在所述自补偿层4外覆盖基片的下表面和至少部分侧壁，厚度约为7000人。本征多晶硅层I
在第二氧化硅层2外覆盖基片的下表面和至少部分侧壁，厚度约为4500入。
[0072]根据本实用新型的方法，自补偿层4可能少量未被包裹于氧化硅掩蔽层2和本征多晶硅掩蔽层I之内，如图12。试验结果证明，因覆盖有掺杂浓度高于基片掺杂浓度的N型自补偿层4，该高浓度的N型自补偿层将在随后的工艺过程有效地抑制重掺杂衬底中P型杂质离子的析出。此外可能从自补偿层析出的少量N型杂质离子对改善边缘电阻率提供了帮助。
[0073]随后，使用常压外延炉生长N型的轻掺杂外延层6，如图13。本实例中该N型轻掺杂外延层6的设计参数为:掺杂类型为N型，杂质种类为磷(P)，外延厚度为7.5±0.5μπι、电阻率为5.5±0.5Ω 采用根据本实用新型的自补偿背封层工艺得到的衬底，使用常压外延方法满炉加工，仍制作出了满足参数要求的轻掺杂N型外延层，经测试该满炉生长的多个衬底中，各衬底外延层的电阻率和厚度的均匀性均大于90%。随机抽取一片做SRP测试，测试图形如图2所示，自表面到外延界面，电阻率均匀一致。因此，根据本实用新型的方法可以有效抑制重掺杂基片中的杂质的析出，得到符合设计要求的芯片结构。
[0074]本领域技术人员可以理解，根据本实用新型，所形成的自补偿背封层是绝缘的且该自补偿背封层会在外延后的器件加工过程被完全去除，恢复重掺杂基片3原本的导电性能，不会影响后续测试和使用。
[0075]显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定，对于所属领域的技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之列。
【权利要求】
1.一种具有自补偿背封层的半导体衬底，其特征在于，包括: 具有第一掺杂浓度的第一导电类型的半导体基片； 位于所述基片的下表面和侧壁上具有第二掺杂浓度的第二导电类型的补偿层，第二导电类型不同于第一导电类型； 位于所述补偿层外覆盖所述基片下表面和至少部分侧壁的氧化物层； 位于所述氧化物层外的本征多晶硅层。
2.如权利要求1所述的具有自补偿背封层的半导体衬底，其特征在于，所述第二掺杂浓度大于所述第一掺杂浓度。
3.如权利要求1所述的具有自补偿背封层的半导体衬底，其特征在于，第一掺杂浓度约为2 X 119CnT3,第二掺杂浓度大于2 X 1019cnT3。
4.如权利要求1所述的具有自补偿背封层的半导体衬底，其特征在于，所述基片中包括第一导电类型或第二导电类型的埋层区。
5.如权利要求1所述具有自补偿背封层的半导体衬底，其特征在于，所述氧化物层的厚度为6000A?2‘um。
6.如权利要求1所述具有自补偿背封层的半导体衬底，其特征在于，所述本征多晶硅层的厚度为4000A?2μι.η。
7.如权利要求1所述具有自补偿背封层的半导体衬底，其特征在于，所述半导体基片是硅基片，所述氧化物是氧化硅。
8.如权利要求1所述具有自补偿背封层的半导体衬底，其特征在于，所述第一导电类型是N型，第二导电类型是P型；或者所述第一导电类型是P型，第二导电类型是N型。
【文档编号】H01L29/06GK204029812SQ201420390642
【公开日】2014年12月17日 申请日期:2014年7月15日 优先权日:2014年7月15日
【发明者】周源 申请人:北京燕东微电子有限公司