技术领域本发明涉及半导体器件领域，特别涉及一种隧穿场效应晶体管及其形成方法。
背景技术：
随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，如何降低功耗成为日益突出的问题。常规的隧穿场效应晶体管(conventional-TFET)的结构主要包括衬底(沟道)、栅介质层、栅极以及栅极两侧的源/漏区，它主要基于量子隧穿效应工作的，以P型隧穿场效应晶体管为例，在栅极上施加负电压，沟道区的电势升高，源区到沟道区发生量子隧穿，隧穿产生的电子和空穴从源区和漏区流出。对于常规的隧穿场效应晶体管，其亚阈值摆幅(SS)可以小于60meV/dec,为降低功耗提供一种途径。但为了降低亚阈值摆幅和提高导通电流，需要隧穿结越窄越好，但现有结构的隧穿场效应晶体管，在注入和热处理过程总会引起杂质的扩散分布，很难实现窄的隧穿结。此外，在常规的隧穿场效应晶体管中，源漏区都是高掺杂，掺杂势必会引入缺陷，与这些缺陷相关的漏电流会破坏亚阈值摆幅的降低。而且，常规的隧穿场效应晶体管具有在正负栅电压下都能开启的双极特性，会导致器件难以完全关断。
技术实现要素：
本发明的目的旨在解决上述技术缺陷，提供一种隧穿场效应晶体管及其制造方法。本发明提供了一种隧穿场效应晶体管，包括：衬底，衬底上形成有外延的鳍；第一栅极和第二栅极，分别形成在鳍的相对的侧壁上；第一栅介质层，形成在第一栅极与鳍的侧壁之间以及第一栅极的底面上；第二栅介质层，形成在第二栅极与鳍的侧壁之间以及第二栅极的底面上；源区和漏区，分别形成在第一栅极一侧和第二栅极一侧。可选的，所述外延的鳍具有比衬底更好的隧穿特性。可选的，还包括：第二外延层，位于鳍与第一栅介质层以及鳍与第二栅介质层之间，以改善栅介质层的界面特性。可选的，源区和漏区分别位于第一栅极一侧之下和第二栅极一侧之下的区域中。可选的，源区和漏区分别位于第一栅极和第二栅极侧面的区域中，源区与第一栅极之间具有第一栅介质层，漏区与第二栅极之间具有第二栅介质层。可选的，鳍的宽度小于10nm。此外，本发明还提供了一种隧穿场效应晶体管的形成方法，包括：提供衬底；在衬底上形成外延的鳍；在鳍的一个侧壁及该侧的部分衬底上形成第一栅介质层，以及在鳍的另一相对的侧壁及该侧的部分衬底上形成第二栅介质层；在第一栅介质层和第二栅介质层上分别形成第一栅极和第二栅极；在第一栅极一侧和第二栅极一侧分别形成源区和漏区。可选的，在形成鳍和栅介质层的步骤之间，还包括：在鳍的相对的侧壁上形成第二外延层，以改善栅介质层的界面特性。可选的，所述外延的鳍具有比衬底更好的隧穿特性。可选的，在衬底上形成外延的鳍的步骤包括：在衬底上形成第一外延层；通过侧墙图案转移的方法，刻蚀第一外延层，以形成外延的鳍。可选的，形成鳍之后的步骤包括：在鳍的一个侧壁及该侧的部分衬底上形成第一栅介质层，以及在鳍的另一相对的侧壁及该侧的部分衬底上形成第二栅介质层；在第一栅介质层和第二栅介质层之上、鳍的两相对的侧壁上形成栅极盖层，以及在第一栅介质层和第二栅介质层之上、栅极盖层的两相对的侧壁上形成间隙层；在间隙层两侧的衬底上分别形成源区和漏区；去除栅极盖层，并填充形成第一栅极和第二栅极。可选的，形成鳍至栅极的步骤包括：在衬底上形成第一外延层；在第一外延层上形成鳍盖层，在鳍盖层的两相对的侧壁上分别形成第一栅极盖层和第二栅极盖层，以及在第一栅极盖层第二栅极盖层两侧形成覆盖第一外延层的源区盖层和漏区盖层；去除第一栅极盖层和第二栅极盖层以及其下至少部分厚度的第一外延层，形成第一开口和第二开口，以及在鳍盖层下形成外延的鳍；在第一开口和第二开口的侧壁分别形成第一栅介质层和第二栅介质层，并进行填充，以分别形成第一栅极和第二栅极。可选的，采用侧墙图案转移的方法，形成鳍盖层，其中，形成鳍盖层、第一栅极盖层和第二栅极盖层和源区盖层和漏区盖层的步骤具体包括：在第一外延层上形成图案化的掩膜牺牲层；在掩膜牺牲层的侧壁上形成鳍盖层；在鳍盖层的侧壁上形成第一栅极盖层；在第一栅极盖层侧的第一外延层上形成源区盖层；去除掩膜牺牲层；在鳍盖层的另一侧壁上形成第二栅极盖层；覆盖第二栅极盖层一侧的第一外延层，以形成漏区盖层。可选的，在形成第一栅极盖层与形成源区盖层的步骤之间，在第一栅极盖层一侧的第一外延层上形成源区；在形成第二栅极盖层与形成漏区盖层的步骤之间，在第二栅极盖层一侧的第一外延层上形成漏区。可选的，鳍的宽度小于10nm。本发明实施例提供的隧穿场效应晶体管，通过在外延的鳍的两侧形成栅极，构成了一种双栅器件。该结构的隧穿场效应晶体管可通过控制鳍的宽窄来实现不受杂质注入扩散限制的窄隧穿结，提高了隧穿电流，并通过增大有效隧穿面积进一步提高导通电流。同时，本发明的晶体管结构，其隧穿发生于鳍沟道区中，由于隧穿层是非掺杂或低掺杂的，因此可降低与缺陷相关的漏电流，从而改善器件的亚阈值特性。此外，由于采用双栅控制，因此能更好控制双极导通特性，实现器件关断。更进一步的，鳍可以采用与衬底不同的材料，比如具有更好隧穿特性的材料，以进一步增大器件的驱动电流。更进一步的，在外延的鳍上还外延有第二外延层，用来改善鳍与栅介质层之间的界面缺陷，进一步提高器件的性能。附图说明本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：图1-图14示出了根据本发明第一实施例的隧穿场效应晶体管的各个形成阶段的示意图；图15-图25示出了根据本发明第二实施例的隧穿场效应晶体管的各个形成阶段的示意图。具体实施方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。本发明旨在提出一种新的隧穿场效应晶体管结构，以克服现有的隧穿场效应晶体管结构难以实现窄的隧穿结。参考图14所示，所述隧穿场效应晶体管包括：衬底100，衬底上形成有外延的鳍112；第一栅极141和第二栅极143，分别形成在鳍112的相对的侧面上；第一栅介质层116，形成在第一栅极141与鳍112的侧面之间以及第一栅极的底面上；第二栅介质层117，形成在第二栅极143与鳍112的侧面之间以及第二栅极的底面上；源区132和漏区130，分别形成在第一栅极141一侧和第二栅极142一侧。本发明的隧穿场效应晶体管，采用的鳍的沟道，在鳍的两个相对的侧面上形成栅极，从而形成双栅的隧穿场效应晶体管器件。在两侧栅极上施加不同电压，鳍的两侧面处于不同的电势，当此电势差大于沟道材料的禁带宽度，导带和价带间发生量子隧穿。隧穿产生的载流子(电子和空穴)通过源和漏流出，从而形成导通回路。该结构的隧穿场效应晶体管可通过控制鳍的宽窄来实现不受杂质注入扩散限制的窄隧穿结，提高了隧穿电流，并通过增大有效隧穿面积进一步提高导通电流。此外，由于本发明的晶体管的隧穿区可不掺杂或仅低掺杂，从而大幅降低与缺陷相关的电流，能实现更低的亚阈值摆幅。在本发明中，鳍为外延形成，可以与衬底具有异质的材料，这样，衬底可以采用成本较低的材料，进而外延具有更优特性的鳍作为沟道，如具有更好的隧穿特性的外延材料，更好的隧穿特性的材料指，相较于衬底材料，可以具有更窄的带隙或具有更小的隧穿质量，或者衬底为间接带隙而第二外延层为直接带隙材料，这样形成的鳍沟道比衬底具有更大的隧穿电流，以便提高隧穿的几率，这样可以降低制造成本并提高器件的性能。在一些实施例中，衬底可以采用硅衬底，硅衬底例如可以为体硅衬底、SOI(绝缘体上硅)衬底或其他叠层衬底，鳍可以为外延的III-V族的半导体材料，例如可以为InAs，InSb，SiGe，InGaAs，SiGeSn等等，还可以为其他半导体材料例如Ge、GeSi等，这些外延的材料相较于硅衬底具有更高的隧穿几率，这样，可以进一步提高沟道的隧穿电流，提高器件的性能。为了提高外延的鳍与栅介质材料的界面特性，改善由于界面缺陷带来的性能上的影响，还可以在外延的鳍的表面上再形成第二外延层，在该实施例中，该第二外延层可以为硅，在第二外延层上进一步形成栅介质层，具有较好的界面特性，改善器件的性能。在其他一些实施例中，还可以采用其他合适的材料的衬底，在其上形成外延的鳍。在本发明实施例中，鳍112的宽度可以控制在大约10nm或更窄，以实现窄的隧穿结。第一和第二栅介质层可以为氧化硅、氮氧化硅或高k介质材料等，高k介质材料例如铪基氧化物，HfO2、HfSiO、HfSiON、HfTaO、HfTiO等，以及其他高k材料，例如La2O3，TiO2等。所述栅介质层可以为一层或多层结构，第一和第二栅极可以包括金属栅电极或多晶硅等，例如可以包括：Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、HfCx、Ru、TaNx、TiAlN、WCN、MoAlN、RuOx、多晶硅或其他合适的材料，或它们的组合。源区和漏区，分别形成在第一栅极一侧和第二栅极一侧，对于N型器件，漏极区为N型重掺杂，源极区为P型重掺杂；对P型器件，漏极区为P型重掺杂，源极区为N型重掺杂。以上对本发明的隧穿场效应晶体管结构进行了描述，为了更好的理解本发明，以下将结合具体的实施例及形成方法进行详细的描述。实施例一首先，在步骤S101，提供衬底100，参考图1所示。在本实施例中，衬底采用硅衬底，硅衬底例如可以为体硅衬底、SOI(绝缘体上硅)衬底或其他叠层衬底。在其他实施例中，还可以为其他衬底，该衬底起到支撑及外延基底的作用。接着，在步骤S102，在衬底上形成外延的鳍112，参考图3所示。在本实施例中，为了获取小尺寸的鳍，例如鳍112的宽度控制在大约10nm或更窄，在衬底上外延一材料层之后，可以采用侧墙图案转移的方法来形成鳍。具体的，首先，在硅衬底100上通过外延工艺形成第一外延层102，该第一外延层可以为外延的III-V族的半导体材料，例如可以为InAs，InSb，SiGe，InGaAs，SiGeSn等等，还可以为其他半导体材料例如Ge、GeSi或等，这些外延的材料相较于硅衬底具有更窄的带隙，这样，可以进一步提高沟道的隧穿电流，提高器件的性能。而后，在第一外延层102上形成牺牲掩膜层106，该牺牲掩膜层106可以为单层或叠层结构，本实施例中，牺牲掩膜层106为多晶硅层，在形成牺牲掩膜层106之前，先形成垫氧层104，以在后续刻蚀等工艺中起到保护外延层102的作用，如图2所示；接着，在牺牲掩膜层106上形成第一光敏刻蚀剂层108，并进行牺牲掩膜层106的图案化，如图3所示，接着进行侧墙工艺，在图案化后的牺牲掩膜层106的侧壁形成鳍盖层110，鳍盖层的宽度小于10nm，其宽度决定后续形成鳍的宽度。接着，去除牺牲掩膜层106及暴露的垫氧层104，从而形成转移鳍的图案层，即鳍盖层110，参考图3所示。而后，以鳍盖层110为掩膜，进行第一外延层102的刻蚀，可以刻蚀部分厚度或者全部厚度的第一外延层，也可以进一步过刻蚀部分厚度的衬底100，从而，形成了外延的鳍112，如图3所示。在形成鳍之后，该鳍盖层110可以去除，仅保留垫氧层104覆盖鳍的上表面，鳍盖层110也可以不去除，与垫氧层104覆盖鳍的上表面。可以理解的是，在本实施例中，各盖层和各牺牲层的材料的选择是考虑到后续工艺刻蚀选择性，可以根据具体的需要来选择合适的材料，此处仅为示例。接着，在步骤S103，在鳍102的侧壁上形成第二外延层114，如图4所示。为了提高鳍与栅介质层的界面特性，本实施例中，通过外延工艺，如图4所示，在鳍的表面上外延生长第二外延层112，例如为外延硅，这样，在鳍的侧壁上形成了第二外延层114，该第二外延层选择与栅介质层具有更好的界面特性的材料形成。而后，在步骤S104，形成栅介质层。在本实施例中，通过淀积栅介质材料，在上述器件覆盖有栅介质层，如图5所示，从而，在鳍的相对的侧面、第二外延层114上分别形成了第一栅介质层116和第二栅介质层117，同时，在鳍的两侧的衬底上也分别形成了第一栅介质层116和第二栅介质层117，该栅介质层为后续形成的栅极与衬底之间的绝缘层。栅介质材料优选为高k介质材料，其他实施例中也可以为氧化硅、氮氧化硅等，可以采用热氧化的方法来形成接着，在步骤S105，在覆盖有栅介质层的鳍112的相对的侧壁形成栅极盖层118、119，如图6所示。本实施例中，栅极盖层118、119为氮化硅，其宽度可以基本与预定栅极的宽度一致，可以通过侧墙工艺来形成。而后，在步骤S106，在栅极盖层的侧壁形成间隙层120，如图7所示。本实施例中，间隙层120为氧化硅。接着，在步骤S107，进行填充多晶硅材料，如图8所示，并进行化学机械研磨，由此，在间隙层120之间的衬底上形成了源漏区盖层，如图8所示，其中，在鳍一侧的为源区盖层122，在鳍的另一相对侧的为漏区盖层123。还可以进一步进行平坦化，如化学机械研磨直至暴露出第二栅极盖层118与第一栅极盖层119，参考图9所示。而后，在步骤S108，分别形成源区和漏区。在本实施例中，包括以下具体步骤：首先，在上述器件上形成掩膜层124，该掩膜层124仅暴露出源区盖层122或漏区盖层123，以便刻蚀去除后进行源区或漏区的形成，本实施例中，先进行漏区盖层123的去除，而后，根据期望的掺杂类型，进行离子注入，而后进行退火来激活掺杂形成漏区130，如图9所示。接着，去除掩膜层124，在填充氧化硅后，进行化学机械掩膜，从而在漏区上形成层间介质层126，如图10所示。而后，同样地，进行刻蚀，去除源区盖层122，进而，进行离子注入，而后进行退火来激活掺杂形成源区132，如图11所示。其中，源区和漏区为相反类型的掺杂。接着，填充氧化硅，并进行化学机械研磨，从而在漏区上形成层间介质层128，如图12所示。以上形成源区和漏区的方法仅为示例，在其他实施例中，还可以采用其他的方法形成，例如可以通过外延形成，还可以在形成间隙层之后就形成源、漏区，可以通过外延形成或掺杂形成。而后，在步骤S109，形成栅极。去除栅极盖层118、119，分别形成了第一开口和第二开口(图未示出)，而后，进行栅材料的填充，并进行平坦化处理，从而，在鳍的两相对侧形成了第一栅极141和第二栅极143，栅极材料可以为金属栅极材料或其他合适的栅材料，如图13所示。最后，在步骤S110，可以进行器件的其他后续步骤，例如在上述器件上形成另一层间介质层129之后，形成源区接触140、漏区接触146以及第一栅极接触142、第二栅极接触144等，如图14所示。至此，形成了本发明实施例一的隧穿场效应晶体管，如图14所示，该场效应晶体管包括：衬底上的外延的鳍112，在鳍的相对的两侧壁上形成有另一第二外延层114，在鳍的一侧及该侧的衬底上形成有第一栅介质层116，在鳍的另一相对侧及该侧的衬底上形成有第二栅介质层117，在第一栅介质层上、鳍的一侧上的第一栅极141，在第二栅介质层上、鳍的另一相对侧上的第二栅极143，源区132和漏区130分别位于第一栅极141一侧之下和第二栅极143一侧之下的区域中，该区域可以为衬底或第一外延层或衬底与第一外延层的叠层。实施例二首先，在步骤S201，提供衬底200，参考图15所示。在本实施例中，衬底采用硅衬底，硅衬底例如可以为体硅衬底、SOI(绝缘体上硅)衬底或其他叠层衬底。在其他实施例中，还可以为其他衬底，该衬底起到支撑及外延基底的作用。接着，在步骤S202，在硅衬底上通过外延工艺形成第一外延层202，该第一外延层可以为外延的III-V族的半导体材料，例如可以为InAs，InSb，SiGe，InGaAs，SiGeSn等等，还可以为其他半导体材料例如Ge、GeSi等，这些外延的材料相较于硅衬底具有更高的隧穿几率，这样，可以进一步提高沟道的隧穿电流，提高器件的性能。而后，在步骤S203，形成源区和漏区。在本实施例中，具体的，首先，而后，在第一外延层202上形成牺牲掩膜层206，该牺牲掩膜层206可以为单层或叠层结构，本实施例中，牺牲掩膜层206为多晶硅层，在形成牺牲掩膜层206之前，先形成垫氧层204，以在后续刻蚀等工艺中起到保护外延层202的作用，如图15所示，接着，在牺牲掩膜层206上形成第一光敏刻蚀剂层208，并进行牺牲掩膜层206的图案化，如图16所示，接着进行侧墙工艺，在图案化后的牺牲掩膜层206的侧壁形成鳍盖层210，鳍盖层210的宽度小于10nm，其宽度决定后续形成鳍的宽度，该实施例中，鳍盖层为氮化硅。接着，在鳍盖层210的侧壁上形成第一栅极盖层212，如图17所示，第一栅极盖层212可以为SiGe。而后，可以根据期望的掺杂类型，进行离子注入，而后进行退火来激活掺杂，在外延层中形成源区232，接着，淀积氧化硅材料并进行化学机械研磨，进而形成源区上的层间介质层220，如图17所示。接着，可以选择性去除牺牲掩膜层206，暴露出垫氧层204和鳍盖层210的另一个侧壁，如图18所示。而后，在该暴露的侧壁上形成第二栅极盖层213，如图19所示。而后，进行离子注入，并进行退火来激活掺杂形成漏区234，如图20所示。本实施例中，第二栅极盖层与第一栅极盖层选择相同的材料，可以为SiGe。而后淀积氧化硅材料并进行化学机械研磨，进而形成漏区234上的层间介质层222，如图20所示。在形成漏区234上的层间介质层222后，还可以进一步进行平坦化，如化学机械研磨直至暴露出第二栅极盖层213与第一栅极盖层212，如图21所示。以上形成源区和漏区的方法仅为示例，在其他实施例中，还可以采用其他的方法形成，例如可以通过外延形成。接着，在步骤S204，形成鳍和栅极。具体的，先去除第一栅极盖层212和第二栅极盖层213及其下的垫氧层204以及至少部分厚度的第一外延层202，从而形成所需高度的鳍215，以及鳍两侧的第一开口252和第二开口253，如图22所示。根据所需形成的鳍的高度，在刻蚀时，可以仅刻蚀部分厚度的第一外延层202，或全部厚度的第一外延层202，还可以进一步过刻蚀部分厚度的衬底200。接着，为了提高鳍与栅介质层的界面特性，本实施例中，通过外延工艺，如图23所示，在鳍的表面上外延生长第二外延层214，例如为外延硅，这样，在鳍的侧壁上形成了第二外延层214，该第二外延层选择与栅介质层具有更好的界面特性的材料形成。而后，淀积栅介质材料，优选为高k介质材料，接着，填充栅极材料，优选为金属栅材料，而后，进行化学机械研磨，直至暴露层间介质层220、222，从而，在第一开口和第二开口的内壁分别形成第一栅介质层216和第二栅介质层217，以及在第一开口和第二开口中分别形成第一栅极218和第二栅极219，如图24所示。而后，可以进行器件的其他后续步骤，例如在上述器件上形成另一层间介质层224之后，形成源区接触240、漏区接触243以及第一栅极接触241、第二栅极接触242等，如图25所示。至此，形成了本发明实施例二的隧穿场效应晶体管，如图25所示，该场效应晶体管的衬底上形成有外延的鳍215，鳍215相对的两个侧面上分别形成有第一栅极218和第二栅极219，第一栅极和第二栅极分别形成在第一外延层或第一外延层与衬底的第一开口和第二开口中，源区232和漏区234分别形成在第一栅极218和第二栅极219的侧面的区域中，即分别与第一栅极和第二栅极相邻接，可以位于侧面的第一外延层中，也可以是位于侧面的第一外延层及衬底中，在第一栅极的侧面及底面上都形成有第一栅介质层216，在第二栅极的侧面及底面上也都形成有第二栅介质层217，第一开口的内壁与第一栅介质层之间以及第二开口的内壁与第二栅介质层之间形成有第二外延层，以改善外延的鳍与栅介质层的界面特性。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。