非对称源极/漏极深度的制作方法

本发明涉及非对称源极/漏极深度。

背景技术：

集成电路的制造包括在单个晶圆上形成大量的非常小的器件。随着制造技术的提高，器件变得更小，从而使得更多的器件可以安装在更少量的空间内。通常形成的器件是晶体管。晶体管通常包括栅极端子、源极端子和漏极端子。沟道设置在栅极下方和源极和漏极端子之间。基于施加到栅极的信号，允许或阻止电流流过沟道。随着半导体器件的尺寸减小，期望找到允许具有高性能的低成本高效率器件的方法和结构。

技术实现要素：

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：松弛的半导体层，位于衬底上，所述衬底包括n型区和p型区；拉伸应变的半导体层，位于所述松弛的半导体层上；压缩应变的半导体层，位于所述p型区中的所述拉伸应变的半导体层上；第一栅极和第二栅极，所述第一栅极位于所述n型区中并且所述第二栅极位于所述p型区中；以及第一组源极/漏极部件和第二组源极/漏极部件，所述第一组源极/漏极部件邻近所述第一栅极并且所述第二组源极/漏极部件邻近所述第二栅极，所述第二组源极/漏极部件比所述第一组源极/漏极部件更深。

在上述半导体器件中，还包括：隔离结构，位于所述p型区和所述n型区之间。

在上述半导体器件中，所述第一组源极/漏极部件之间的沟道长度大于所述第二组源极/漏极部件之间的沟道长度。

在上述半导体器件中，所述第一组源极/漏极部件在面向所述第一组源 极/漏极部件之间的沟道的侧部上具有圆形轮廓。

在上述半导体器件中，所述第二组源极/漏极部件包括上部和下部，所述上部包括尖端形轮廓并且所述下部包括笔直轮廓。

在上述半导体器件中，所述拉伸应变的半导体层的晶格常数小于所述松弛的半导体层的晶格常数。

在上述半导体器件中，所述压缩应变的半导体层的晶格常数大于所述松弛的半导体层的晶格常数。

在上述半导体器件中，所述第一组源极/漏极部件的晶格常数小于所述拉伸应变的半导体层的晶格常数。

在上述半导体器件中，所述第二组源极/漏极部件的晶格常数大于所述压缩应变的半导体层的晶格常数。

在上述半导体器件中，所述第一组源极/漏极部件和所述第二组源极/漏极部件在顶部上比在底部上具有更高的掺杂剂浓度。

在上述半导体器件中，所述第一组源极/漏极部件不延伸至所述松弛的半导体层。

在上述半导体器件中，所述第二组源极/漏极部件延伸至所述松弛的半导体层内。

根据本发明的另一方面，还提供了一种半导体器件，包括：衬底，具有第一区和第二区；n型晶体管，位于所述第一区中，所述n型晶体管包括第一组源极/漏极部件；以及p型晶体管，位于所述第二区中，所述p型晶体管包括第二组源极/漏极部件；其中，所述第二组源极/漏极部件比所述第一组源极/漏极部件延伸得更深。

在上述半导体器件中，所述p型晶体管和所述n型晶体管是鳍式场效应晶体管(finFET)。

在上述半导体器件中，所述n型晶体管的沟道包括拉伸应变的材料，并且所述p型晶体管的沟道包括压缩应变的材料。

在上述半导体器件中，沿着所述第一组源极/漏极部件的顶部的所述第一组源极/漏极部件的部分比所述第一组源极/漏极部件的剩余部分包括更高浓度的n型掺杂剂。

在上述半导体器件中，沿着所述第二组源极/漏极部件的顶部的所述第二组源极/漏极部件的部分比所述第二组源极/漏极部件的剩余部分包括更高浓度的p型掺杂剂。

根据本发明的又一方面，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上形成松弛的半导体层，所述衬底包括n型区和p型区；在所述松弛的半导体层上形成拉伸应变的半导体层；蚀刻位于所述p型区中的所述拉伸应变的半导体层的部分；在所述p型区中的所述拉伸应变的半导体层上形成压缩应变的半导体层；形成位于所述n型区中的第一栅极和位于所述p型区中的第二栅极；以及形成邻近所述第一栅极的第一组源极/漏极部件和邻近所述第二栅极的第二组源极/漏极部件，所述第二组源极/漏极部件比所述第一组源极/漏极部件更深。

在上述方法中，还包括：在所述p型区和所述n型区之间形成隔离结构。

在上述方法中，还包括：在形成所述压缩应变的半导体层之后，蚀刻所述隔离结构以在所述n型区中形成第一鳍式结构和在所述p型区中形成第二鳍式结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1H是根据本文描述的原理的一个实例的示出用于形成具有非对称源极/漏极部件深度的器件的示例性工艺的图。

图2A至图2B是根据本文描述的原理的一个实例的示出源极/漏极部件的掺杂浓度的图。

图3是根据本文描述的原理的一个实例的示出用于形成具有非对称源极/漏极深度的器件的示例性方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作出相应的解释。

根据本文描述的原理，半导体器件具有处于p型和n型晶体管之间的不同深度处的源极/漏极部件。具体地，n型器件比p型器件具有更浅的源极/漏极部件。n型器件和p型器件的源极/漏极部件可能在其他方面不同，以改进器件的性能。例如，n型器件的源极/漏极部件可能具有圆形轮廓，而p型器件的源极/漏极部件可能具有带有尖端或顶点的轮廓。

图1A至图1H是示出用于形成具有非对称源极/漏极部件深度的器件的示例性工艺的图。图1A示出了具有n型区101和p型区103的半导体衬底102。半导体衬底102具有设置在其上的松弛的半导体层104。在松弛的半导体层104上设置拉伸应变的半导体层106。

半导体衬底102可以是半导体晶圆的一部分。半导体衬底102由诸如硅的半导体材料制成。也可以使用其他类型的半导体材料。半导体衬底102具有n型区，这意味着它旨在用于n型晶体管。因此，n型区包括p阱。P阱是掺杂有诸如硼的p型掺杂剂的半导体的一部分。此外，半导体衬底102还包括p型区，这意味着它旨在用于p型晶体管。因此，p型区可以包括n 阱。n阱是掺杂有诸如砷和磷的n型掺杂剂的半导体衬底的一部分。

在半导体衬底102上形成松弛的半导体层104。松弛的半导体层104可以具有大于1微米的厚度。可以通过外延生长工艺形成松弛的半导体层104。外延生长工艺是在衬底晶体材料的表面上生长一种晶体材料的工艺，衬底晶体材料有时被称为籽晶。可以通过使用气体或液体前体生长外延层。被沉积的材料将锁定至籽晶的晶体结构上。通过将含有掺杂剂的物质添加至源气体可以原位掺杂外延生长层。

例如，松弛的半导体层104可以由硅锗制成。锗在硅内的加入影响晶体结构的晶格常数。晶格常数是从晶体结构的一个单元内的点到晶体结构的相邻单元的相应的点的距离。例如，晶格常数可以从一个单元的中心到相邻的单元的中心测量。之所以称为松弛的半导体层104是因为它比相邻的层具有更大的晶格常数。通过调节半导体层内的锗浓度可以调整松弛的半导体层104的晶格常数。松弛的半导体层104除了可以由硅锗制成之外，还可以由各种其他材料制成。例如，松弛的半导体层104可以由磷化铟镓(InGaP)、砷化铟(InAs)、磷化铟(InP)、砷化铟镓(InGaAs)、砷化镓(GaAs)、锑化铟(InSb)、锑化镓(GaSb)、砷化铝镓(AlGaAs)、和其他合适的材料制成。

在松弛的半导体层104上外延生长拉伸应变层106。拉伸应变层可以具有在约40纳米至约100纳米的范围内的厚度。拉伸应变的半导体层106处于拉伸应变状态，因为它具有比松弛的半导体层104更小的晶格常数。因此，在外延生长工艺期间，当拉伸应变的半导体层106的晶体结构锁定在下面的松弛的半导体层104的晶体结构上时，拉伸应变的半导体层106的单元被轻微地拉开，从而导致拉伸应变。这样的拉伸应变对于n型器件的沟道是理想的。拉伸应变的半导体层106除由硅制成之外，还可以由各种其他材料制成。例如，拉伸应变的半导体层106可以由磷化铟镓(InGaP)、砷化铟(InAs)、磷化铟(InP)、砷化铟镓(InGaAs)、砷化镓(GaAs)、锑化铟(InSb)、锑化镓(GaSb)、砷化铝镓(AlGaAs)和其他合适的材料制成。

图1B是示出位于n型区101和p型区103之间的隔离结构108的形成 的图。可以图案化隔离结构以在集成电路内形成并且隔离各个部件。例如，隔离结构可以是浅沟槽隔离(STI)结构。这种结构是通过在衬底内蚀刻浅沟槽而形成的。然后用介电材料填充沟槽。介电材料不传导电流，从而使得器件彼此有效地电隔离。然后，对衬底实施化学机械抛光(CMP)工艺以平坦化STI结构的表面。CMP工艺包括包含磨料和化学蚀刻剂的浆料。磨料实施CMP工艺的机械部分而化学蚀刻剂实施CMP过工艺的化学部分。在施加CMP浆料的同时，抛光垫抛光该表面。

图1C是示出用于去除p型区内的拉伸应变的半导体层106的一部分的示例性蚀刻工艺110的图。具有压缩应变的沟道而不是拉伸应变的沟道的P型器件可以更有效地运行。因此，期望以压缩应变的沟道代替拉伸应变的沟道。

蚀刻工艺110可以是干蚀刻工艺，其中，使用离子轰击去除拉伸应变的半导体层106的材料。干蚀刻是各向异性的，并且因此主要在单方向上蚀刻。可以通过使用各种光刻技术在适当的位置中应用蚀刻工艺110。例如，掩模(未示出)可以用于覆盖n型区，同时对p型区实施蚀刻工艺。可以通过在整个晶圆上沉积掩模材料来形成这种掩模层。然后，施加光刻胶层。然后通过使用光掩模将光刻胶层暴露于光源。图案化光掩模，从而使得光刻胶的一些部分暴露于光而一些部分不暴露于光。然后使用显影液，以去除光刻胶层的较弱部分。然后可以实施蚀刻工艺以从未被光刻胶层覆盖的区域去除硬掩模。然后可以去除光刻胶层，从而留下图案化的硬掩模。

图1D是示出形成压缩应变的半导体层114的外延生长工艺112的图。压缩应变的半导体层114比拉伸应变的半导体层106具有更大的晶格常数。因此，当压缩应变的半导体层114外延生长在拉伸应变的半导体层106上时，压缩应变的半导体层114的单元锁定在拉伸应变的半导体层106的单元上，从而导致压缩应变。例如，压缩应变的半导体层114可以由硅锗制成。可以调整硅与锗的比例以实现理想的晶格常数。压缩应变的半导体层114除了可以由硅锗制成之外，还可以由各种其他材料制成。例如，压缩应变的半导体材料可以由纯锗(Ge)、锡化锗(GeSn)、磷化铟镓(InGaP)、砷化铟(InAs)、磷化铟(InP)、砷化铟镓(InGaAs)、砷化镓(GaAs)、 锑化铟(InSb)、锑化镓(GaSb)、砷化铝镓(AlGaAs)和其他合适的材料制成。压缩应变的半导体层可以具有在约30纳米至约90纳米的范围内的厚度。

图1E是示出示例性finFET(鳍式场效应晶体管)形成工艺的图。这是通过实施蚀刻工艺116以去除隔离结构108的部分来完成的。蚀刻工艺116是选择性的蚀刻工艺，从而使得去除隔离结构的材料而剩余部件仍基本上保持完整。具体而言，蚀刻工艺116将使得拉伸应变的半导体层106和压缩应变的半导体层114基本上保持完整。结果在n型区101中形成第一鳍式结构111而在p型区103中形成第二鳍式结构113。鳍式结构从隔离结构108的表面突出以形成鳍式形状。这样的鳍式形状可以对晶体管器件提供很多益处。

图1F是示出在鳍式结构111、113上形成栅极120的图。具体而言，在n型区101中，在第一鳍式结构111上形成第一栅极120-1。在p型区103中，在第二鳍式结构113上形成第二栅极120-2。在一个实例中，栅极120垂直于下面的鳍式结构111、113。栅极120也可以具有形成在其上的侧壁间隔件122。侧壁间隔件122可以用于各种目的，包括限定将形成的源极/漏极部件的位置。在一些实例中，栅极120是伪栅极，其将在制造工艺的进一点处被金属栅极取代。伪栅极可以由诸如多晶硅的材料制成。因为包括在各个退火工艺中的高温会破坏金属栅极，形成伪栅极和然后在已经实施退火工艺之后用金属栅极代替伪栅极。

图1G是示出在n型区中形成源极/漏极部件124的图。在一个实例中，在n型区中实施工艺之前，在晶圆上沉积掩模层(未示出)和然后图案化掩模层，从而使得其覆盖p型区103而暴露n型区。例如，掩模可以由二氧化硅(SiO₂)或氮化硅(Si₃N₄)制成。可以使用各种光刻技术图案化掩模。例如，如上所述，可以在掩模上方沉积光刻胶层，通过使用光掩模将光刻胶层暴露于光源，和然后显影光刻胶层，从而使得光刻胶层暴露将被去除的掩模的部分。蚀刻工艺然后从暴露区域去除掩模。然后可以去除光刻胶层。

通过首先蚀刻拉伸应变的半导体层106的一部分以形成凹槽来形成源 极/漏极部件124。通过调整蚀刻工艺可以形成特定深度132的凹槽。此外，该凹槽可以形成为具有圆形轮廓。然后用源极/漏极材料填充凹槽。可以使用外延生长工艺在凹槽中形成源极/漏极材料。用于n型区的源极/漏极材料可以是比拉伸应变的半导体层106具有更小的晶格常数的材料。例如，源极/漏极部件124可以由碳化硅(SiC)制成。这在源极/漏极部件124之间的沟道上产生甚至更多的拉伸应变。这是因为当源极/漏极部件124倾向于收缩时，沟道材料倾向于膨胀。

源极/漏极部件124也掺杂有诸如硼的n型掺杂剂。可以利用外延生长工艺原位实施源极/漏极部件124的掺杂。可选地，可以在已经外延生长源极/漏极部件124之后以单独的工艺实施源极/漏极部件124的掺杂。

图1H是示出在p型区103中形成源极/漏极部件126的图。在一个实例中，在p型区中实施工艺之前，在晶圆上沉积第二掩模层(未示出)和然后图案化掩模层，从而使得其覆盖n型区101而暴露p型区103。

通过首先蚀刻压缩应变的半导体层114的一部分以形成凹槽来形成源极/漏极部件126。可以形成特定深度134的凹槽。此外，该凹槽可以形成为具有特定的轮廓。例如，该轮廓可以具有下部130和上部128。下部130具有笔直的轮廓。上部具有带有指向沟道的顶点或尖端的轮廓。

可以通过包括湿蚀刻和干蚀刻的多步蚀刻工艺形成上部128的轮廓。例如，用于形成源极/漏极部件126的凹槽的蚀刻工艺可以在湿蚀刻和干蚀刻步骤之间交替。湿蚀刻使用化学蚀刻剂以去除材料。湿蚀刻是各向同性的，因此一般会在所有方向上蚀刻。但是，被去除的材料的晶体结构可以影响不同方向上的蚀刻速率。例如，沿着一个轴的蚀刻速率可以与沿着不同轴的蚀刻速率不同。因此，通过调整压缩应变的半导体层114和拉伸应变的半导体层106的晶体结构，以及调整多步蚀刻工艺，可以实现期望的轮廓。

然后用源极/漏极材料填充凹槽。可以使用外延生长工艺在凹槽中形成源极/漏极材料。用于p型区的源极/漏极材料可以是比压缩应变的半导体层114具有更大的晶格常数的材料。例如，源极/漏极部件126可以由硅锗制成。但是，源极/漏极部件126的硅锗可以具有比压缩应变的半导体层114 的硅锗更高的锗浓度，这导致它具有更大的晶格常数。这导致p型源极/漏极部件126之间的沟道甚至被更大程度地压缩。

源极/漏极部件126也掺杂有诸如磷的p型掺杂剂。可以利用外延生长工艺原位实施源极/漏极部件126的掺杂。可选地，可以在已经外延生长源极/漏极部件126之后以单独的工艺实施源极/漏极部件126的掺杂。

因为用于p型源极/漏极部件126的凹槽形成在深度134处，深度134比用于形成n型源极/漏极部件124的凹槽的深度更深，所以p型源极/漏极部件比n型源极/漏极部件124延伸得更深。在本实例中，n型源极漏极区不延伸到松弛的半导体层104内。然而，p型源极/漏极部件延伸至松弛的半导体层104内。

由于不同类型的轮廓，n型器件111的沟道长度136与p型器件113的沟道长度138不同。具体而言，p型器件113的沟道长度138小于n型器件111的沟道长度136。p型器件113的较小的沟道长度138有助于提高p型器件113的性能。

根据本文描述的原理，在n型区的源极/漏极部件124和p型区的源极/漏极部件126之间具有不对称的深度。不对称的深度允许n型和p型器件(特别地，晶体管)之间的沟道应变最优化。在一个实例中，位于n型区101中的源极/漏极部件124的深度在约30纳米至约60纳米的范围内。在一个实例中，位于P型区中的源极/漏极部件126的深度在约40纳米至约100纳米的范围内。

图2A至图2B是示出源极/漏极部件的掺杂浓度的图。图2A是示出用于n型区101的示例性掺杂浓度的图。根据本实例，源极/漏极部件124具有约3×10²¹/cm³的掺杂浓度。此外，源极/漏极部件具有下部202，下部202沿着源极/漏极部件124的底部具有较低的浓度。这一下部202可以具有约7×10²⁰/cm³的浓度。在一些实例中，首先形成下部202，并且下部202掺杂为具有适当的掺杂浓度。然后，形成具有适当的掺杂浓度的剩余的源极/漏极部件124。

图2B是示出用于p型区103的示例性掺杂浓度的图。根据本实例，源极/漏极部件126具有约6×10²⁰/cm³的掺杂浓度。此外，源极/漏极部件具 有上部204，上部204沿着源极/漏极部件126的顶部具有较高的浓度。这些上部204可以具有约1×10²¹/cm³的浓度。在一些实例中，源极/漏极部件126的下部形成为具有适当的掺杂浓度。然后，源极/漏极部件126的上部204形成为具有适当的掺杂浓度。从而，n型源极/漏极部件124和p型源极/漏极部件126与底部相比向着顶部具有更高的掺杂浓度。

图3是示出用于形成诸如具有非对称源极/漏极深度的晶体管的器件的示例性方法的流程图。根据本实例，方法300包括用于在衬底上形成松弛的半导体层的步骤302，该衬底包括n型区和p型区。n型区旨在用于n型器件，并且因此包括p阱。p型区旨在用于p型器件，并且因此包括n阱。在一些实例中，n型区和p型区通过诸如STI区的隔离结构分隔开。例如，松弛的半导体层可以由硅锗制成。可以使用外延生长工艺形成松弛的半导体层。

方法300还包括用于在松弛的半导体层上形成拉伸应变的半导体层的步骤304。可以使用外延生长工艺形成拉伸应变的半导体层。拉伸应变的半导体层具有比松弛的半导体层更小的晶格常数，从而导致拉伸应变。拉伸应变的半导体层可以用作n型晶体管的沟道材料。

方法300还包括用于蚀刻拉伸应变的半导体层的一部分的步骤306。这在将形成p型器件的p型区中完成。可以通过使用干蚀刻工艺完成该蚀刻。也可以使用其他蚀刻工艺。

方法300还包括用于在p型区中的拉伸应变的半导体层上形成压缩应变的半导体层的步骤308，在p型区中，拉伸应变的半导体材料的部分被去除。压缩应变的半导体层具有比拉伸应变的半导体层更大的晶格常数，这导致压缩应变。

该方法还包括用于在n型区中形成第一栅极和在p型区中形成第二栅极的步骤310。栅极可以包括栅极间隔件。在一些实例中，在形成栅极之前，部分地回蚀刻隔离结构从而使得半导体部件形成鳍式结构。

方法300还包括用于形成邻近第一栅极的第一组源极/漏极部件和形成邻近第二栅极的第二组源极/漏极部件的步骤312，第二组源极/漏极部件比第一组源极/漏极部件更深。通过使得p型器件的源极/漏极部件比n型器件 的源极/漏极部件更深，可以优化相应器件的沟道应变。具体而言，当沟道被拉伸应变时，增强了n型器件中的性能。相反，当沟道被压缩应变时，增强了p型器件中的性能。可以选择用于n型器件中的源极/漏极部件的材料以具有比沟道的晶格常数更小的晶格常数的材料，从而进一步提高拉伸应变。类似地，可以选择用于p型器件中的源极/漏极部件的材料以具有比沟道的晶格常数更大的晶格常数的材料，从而提高压缩应变。

此外，两组源极/漏极部件之间的源极/漏极部件的轮廓不同。具体而言，用于n型器件的源极/漏极部件可以具有圆形轮廓，而用于P型器件的源极/漏极部件可以具有顶点或尖端。此外，P型器件的沟道长度可以小于n型器件的沟道长度。在一些实例中，掺杂浓度也可以是梯度的。具体而言，向着源极/漏极区的顶部可以具有更高的掺杂浓度。此外，n型器件的源极/漏极部件和p型器件的源极/漏极部件之间的梯度分布可以不同。

根据一个实例，一种半导体器件包括位于衬底上的松弛的半导体层，衬底包括n型区和p型区；位于松弛的半导体层上的拉伸应变的半导体层；位于p型区中的拉伸应变的半导体层上的压缩应变的半导体层；位于n型区中的第一栅极和位于p型区中的第二栅极；以及邻近第一栅极的第一组源极/漏极部件和邻近第二栅极的第二组源极/漏极部件，第二组源极/漏极部件比第一组源极/漏极部件更深。

根据一个实例，一种半导体器件，包括：具有第一区和第二区的衬底；位于第一区中的n型晶体管，n型晶体管包括第一组源极/漏极部件；以及位于第二区中的p型晶体管，p型晶体管包括第二组源极/漏极部件。第二组源极/漏极部件比第一组源极/漏极部件延伸得更深。

根据一个实例，一种制造半导体器件的方法包括：在衬底上形成松弛的半导体层，衬底包括n型区和p型区；在松弛的半导体层上形成拉伸应变的半导体层；蚀刻位于p型区中的拉伸应变的半导体层的部分；在p型区中的拉伸应变的半导体层上形成压缩应变的半导体层；形成位于n型区中的第一栅极和位于p型区中的第二栅极；以及形成邻近第一栅极的第一组源极/漏极部件和邻近第二栅极的第二组源极/漏极部件，第二组源极/漏极部件比第一组源极/漏极部件更深。

上面论述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍的实施例执行相同的目的和/或实现相同优点的其他处理工艺和结构。本领域普通技术人员还应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以对本发明进行多种变化、替换以及改变。