半导体装置的制造方法
【技术领域】
[0001]本发明涉及半导体装置。
【背景技术】
[0002]锂离子电池为了防止过度充电或过度放电，在电池包内除电池单元外，还具有防止其过度充电或过度放电的充放电保护装置。该充放电保护装置具有双向开关，需要进行双向的电流的开关控制，通常由两个功率MOSFET (Metal Oxide Semiconductor FieldEffect Transistor:金属氧化物半导体场效应晶体管)构成。
[0003]在使用两个功率MOSFET的充放电保护装置中，在第I条件时，相对于第1M0SFET的源极对栅极施加正电压将漏极和源极之间导通，将第2M0SFET作为二极管，由此使电流从第2M0SFET的源极流向第1M0SFET的源极。在第2条件时，相对于第2M0SFET的源极对栅极施加正电压将漏极和源极之间导通，将第1M0SFET作为二极管，由此使电流从第1M0SFET的源极流向第2M0SFET的源极。通过上述动作来控制双向的电流，但是在上述结构中使用两个功率M0SFET，因而不适合于移动电话等所要求的小型化。
[0004]作为其对策，例如在专利文献I的半导体装置中，在动作区域整面设置源极区域，在沟槽之间的源极区域下方设置第I背栅区域，在源极区域之外设置与第I背栅区域连接的第2背栅区域，在动作区域整面设置与源极区域接触的第I电极层，在第I电极层的外周设置与第2背栅区域接触的第2电极层。通过这样构成，能够对第I电极层和第2电极层单独施加电压，利用一个功率MOSFET进行双向的电流控制。
[0005]作为第I背栅电极的形成方法，在专利文献I中采用了离子注入，而例如在专利文献2中公开了由掺杂的多晶硅形成的方法。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献1:日本特开2008 - 53378号公报
[0009]专利文献2:日本特开2002 - 270841号公报
【发明内容】
[0010]上述现有技术存在以下的问题。
[0011]在专利文献I公开的半导体装置中，在沟槽之间的源极区域下方设置第I背栅区域，源极区域和第I背栅区域邻接。因此，在相对于漏极对源极施加正电压的情况下，施加电压将被施加至源极区域和第I背栅区域，因而在较低电压时即产生耐压击穿。
[0012]在专利文献2公开的半导体装置中，源极区域和第I背栅区域导通。因此，在相对于漏极对源极施加正电压的情况下作为二极管进行动作，因而不能进行双向的电流控制。由于利用充放电保护装置进行双向的电流控制，因而需要双向的击穿耐压。
[0013]本发明的半导体装置采用以下的技术手段来解决上述的问题。
[0014]S卩，半导体装置具有:第一导电型的半导体基板，其成为漏极区域；漂移区域，形成于漏极区域之上；第二导电型的主体区域，形成于所述漂移区域的上部；第一导电型的源极区域，形成于所述主体区域的上部；沟槽，贯通所述源极区域和所述主体区域而到达所述漂移区域；绝缘膜，形成于所述沟槽的内壁；栅极电极，形成于所述绝缘膜的内侧；以及第二导电型的背栅电极，形成于所述主体区域的内部，而且与所述主体区域电连接，在对所述漏极区域施加高电压、对所述源极区域和所述主体区域施加比所述高电压低的电压即低电压、而且对所述栅极电极和所述源极区域之间施加第I阈值以上的电压时，电流从所述漏极区域流向所述源极区域，在对所述源极区域施加所述高电压、对所述漏极区域和所述主体区域施加所述低电压、而且对所述栅极电极和所述漏极区域之间施加第2阈值以上的电压时，电流从所述源极区域流向所述漏极区域，所述背栅电极的薄膜电阻值小于所述主体区域的薄膜电阻值，所述源极区域和所述背栅电极以如下间隔配置，该间隔是即使对所述源极区域和所述漏极区域之间施加最大动作电压时，在所述源极区域和所述背栅电极之间也不产生击穿现象的间隔。由此，能够提供具有良好的双向的击穿耐压的半导体装置。
[0015]本发明的半导体装置由于源极电极和背栅电极不邻接，因而能够用晶体管单体进行双向控制，提供导通电阻较低的MOSFET。
【附图说明】
[0016]图1是表示实施例1的半导体装置的结构的俯视图。
[0017]图2是沿图1中的11-11’线的剖面图。
[0018]图3是沿图1中的II1-1II’线的剖面图。
[0019]图4是沿图1中的IV-1V’线的剖面图。
[0020]图5(a)?图5(c)是表示实施例1的半导体装置的制造过程的剖面图。
[0021]图6(a)?图6(c)是表示实施例1的半导体装置的制造过程的剖面图。
[0022]图7(a)、图7(b)是表示实施例1的半导体装置的制造过程的剖面图。
[0023]图8是表示实施例2的半导体装置的结构的剖面图。
[0024]图9是表示实施例3的半导体装置的结构的俯视图。
[0025]图10是表示实施例4的半导体装置的结构的俯视图。
[0026]图11是沿图10中的X1-XI ’线的剖面图。
[0027]图12是沿图10中的XI1-XII’线的俯视图。
[0028]图13是表示实施例5的半导体装置的结构的俯视图。
[0029]图14是沿图13中的XIV-XIV’线的剖面图。
[0030]图15是沿图13中的XV-XV’线的剖面图。
【具体实施方式】
[0031]下面，参照【附图说明】本发明的半导体装置。其中，存在省略详细说明的情况。例如，存在省略已经广为公知的事项的详细说明和对实质上相同的结构的重复说明的情况。这是为了避免以下的说明不必要地冗长，便于本领域技术人员容易理解。
[0032]另外，附图及以下的说明是为了便于本领域技术人员充分理解本发明，不能理解为利用附图及以下的说明限定权利要求书记载的主题。
[0033](实施例1)
[0034]下面，参照图1?图7说明实施例1的半导体装置。
[0035]在下面的实施方式中，利用N沟道型的纵型栅极半导体装置具体实施本发明。在该事例中，在本发明中所讲的第一导电型是指N型，第二导电型是指P型。另外，通过将元件内的各个杂质区域的导电型颠倒，以下的说明同样能够适用于P沟道型的纵型栅极半导体装置。
[0036]图1是表示本发明的纵型栅极半导体装置的一例的俯视图。图2是沿表示本发明的纵型栅极半导体装置的俯视图即图1中的ΙΙ-ΙΓ线的剖面图。图3是沿表示本发明的纵型栅极半导体装置的俯视图即图1中的ΙΙΙ-ΙΙΓ线的剖面图。图4是沿表示本发明的纵型栅极半导体装置的俯视图即图1中的IV-1V’线的剖面图。
[0037]如图1所示，本实施例的纵型栅极半导体装置在基板2上设有源极端子34、栅极端子36、背栅端子40、栅极电极22、和背栅电极12。
[0038]如图2所示，本实施例的纵型栅极半导体装置在基板2中作为N型漏极区域的半导体基板4上，具有由浓度比半导体基板4低的N型杂质区域构成的漂移区域6。在N型的漂移区域6上设有比N型的漂移区域6浅的、由浓度比N型的漂移区域6高的P型杂质区域构成的主体区域26。在P型的主体区域26上设有比主体区域26浅的、由浓度比主体区域26高的N型杂质区域构成的源极区域28。形成有从由漂移区域6、主体区域26、源极区域28构成的基板2的表面穿通主体区域26到达漂移区域6的第2沟槽18。在第2沟槽18的内部表面形成有栅极绝缘膜20，并埋设了由N型的掺杂多晶硅构成的栅极电极22，并被栅极盖(gate cap)氧化膜24覆盖。所述主体区域26与所述半导体基板4、所述源极区域28及所述栅极电极22电分离。
[0039]在主体区域26中形成有从由漂移区域6、主体区域26、源极区域28构成的