基板2的表面到达主体区域26的第I沟槽10。在第I沟槽10的内部，在由P型的掺杂多晶硅构成的所述主体区域26形成的薄膜电阻值比主体区域26小的背栅电极12，被埋设在不与栅极区域28邻接的位置，并被背栅盖氧化膜14覆盖。第2沟槽18由第I沟槽10夹持。在基板2的表面形成有氧化硅膜30和层间绝缘膜32，在包括源极区域28和第I沟槽10和第2沟槽18的区域中形成接点(contact)，并与源极端子34连接。在基板2的背面形成有漏极端子38。
[0040]如图3所示，本实施例的纵型栅极半导体装置使被埋设在第2沟槽18中的由N型的掺杂多晶硅构成的栅极电极22 —直形成到基板2的表面，在氧化硅膜30和层间绝缘膜32形成有接点，并与栅极端子36连接。
[0041]如图4所示，本实施例的纵型栅极半导体装置使被埋设在第I沟槽10中的由P型的掺杂多晶硅构成的背栅电极12 —直形成到基板2的表面，在氧化硅膜30和层间绝缘膜32形成有接点，并与背栅端子40连接。
[0042]下面，说明本实施例的纵型栅极半导体装置的动作。
[0043]首先，相对于源极端子34对漏极端子38施加正电压，相对于源极端子34对栅极端子36施加第I阈值以上的正电压，对背栅端子40施加与源极端子34相同的电压。于是，在与栅极电极22对置的栅极绝缘膜20的附近诱发电子，漂移区域6和源极区域28导通，纵型栅极半导体装置接通(ON)，电流从漏极端子38流向源极端子34。在相对于源极端子34对漏极端子38施加正电压，并对栅极端子36和背栅端子40施加与源极端子34相同的电压时，纵型栅极半导体装置关闭(OFF)，电流不流动。当在该状态下提高相对于源极端子34对漏极端子38施加的正电压时，漂移区域6和主体区域26逆向偏置，并在超过临界电场强度时产生耐压击穿。
[0044]然后，相对于漏极端子38对源极端子34施加正电压，相对于漏极端子38对栅极端子36施加第2阈值以上的正电压，对背栅端子40施加与漏极端子38相同的电压。于是，在与栅极电极22对置的栅极绝缘膜20的附近诱发电子，源极区域28和漂移区域6导通，纵型栅极半导体装置接通，电流从源极端子34流向漏极端子38。在相对于漏极端子38对源极端子34施加正电压，并对栅极端子36和背栅端子40施加与漏极端子38相同的电压时，纵型栅极半导体装置关闭，电流不流动。当在该状态下提高相对于漏极端子38对源极端子34施加的正电压时，源极区域28和主体区域26逆向偏置，并在超过临界电场强度时产生耐压击穿。在本发明中，杂质浓度比主体区域26高的背栅电极12不与源极区域28邻接。并且，源极区域28和背栅电极12以即使对源极端子34和漏极端子38之间施加最大动作电压时在源极区域28和背栅电极12之间也不产生击穿现象的间隔来配置，因而能够提供具有良好的击穿耐压的半导体装置。
[0045]图5?图7是顺序地示出具有上述构造的纵型栅极半导体装置的形成过程的工序剖面图。与图2 —样，图5?图7是概略图，各部分的尺寸比并不表示实际的尺寸比。
[0046]如图5(a)所示，首先在N型的半导体基板4上，通过外延生长法形成浓度比N型的半导体基板4低的N型的漂移区域6。然后，在漂移区域6的表面通过热氧化法形成具有200?100nm膜厚的氧化硅膜8。在氧化硅膜8上，利用光刻技术形成在通过以后的工序形成第I沟槽10的区域中具有开口的抗蚀剂图案，通过以抗蚀剂图案为掩膜的蚀刻，将用于形成第I沟槽10的区域上的氧化硅膜8去除。在去除抗蚀剂图案后，通过以被图案化的氧化硅膜8为掩膜的蚀刻，形成到达主体区域26的第I沟槽10。
[0047]然后，如图5(b)所示，对在所形成的第I沟槽10的内部表面形成的自然氧化膜进行蚀刻，将无掺杂多晶硅膜堆积在基板2的表面和第I沟槽10内，在整个面上离子注入约1.0X 116Cm 2的硼离子，通过热处理使硼扩散到无掺杂多晶硅膜中。然后，形成覆盖背栅引出配线等的背栅多晶硅配线形成区域的抗蚀剂图案，通过对多晶硅膜的蚀刻，将氧化硅膜8上的多晶硅和第I沟槽10内的一部分多晶硅去除，形成背栅电极12。通过对该多晶硅的蚀亥IJ，将背栅电极12的上表面蚀刻至不与在以后的工序中形成的源极区域28邻接的位置。
[0048]另外，在本发明中，在第I沟槽10内的填埋中堆积无掺杂多晶硅，但也能够堆积P型的掺杂多晶硅。另外，在本发明中特别说明了对在第I沟槽10的内部表面形成的自然氧化膜进行蚀刻的示例，但也可以采用其它手段。例如，也可以通过热氧化等在第I沟槽10的内部表面形成氧化膜，通过各向异性蚀刻将在第I沟槽10的底部表面形成的氧化膜去除，使第I沟槽10的侧面形成的氧化膜残留，由此延长背栅电极12。在这种情况下，源极区域28和背栅电极12通过氧化膜被绝缘，因而能够具有良好的击穿耐压，并且背栅电极12的截面积增大，能够降低背栅电极12的电阻。因此，能够使主体区域的电位稳定，实现低接通电阻化、雪崩耐量的提高及快速动作。
[0049]然后，如图5(c)所示，利用CVD(Chemical Vapor Deposit1n:化学气相沉积)技术在基板2的表面和背栅电极12上形成背栅盖氧化膜14，利用回蚀技术使基板2的表面变平坦。
[0050]然后，如图6 (a)所示，在基板2的表面形成具有50?500nm膜厚的氧化硅膜16。在氧化硅膜16上，利用光刻技术形成在通过以后的工序形成第2沟槽18的区域中具有开口的抗蚀剂图案，通过以抗蚀剂图案为掩膜的蚀刻，将用于形成第2沟槽18的区域上的氧化硅膜16去除。在去除抗蚀剂图案后，通过以被图案化的氧化硅膜16为掩膜的干式蚀刻，形成第2沟槽18。
[0051]然后，如图6(b)所示，在第2沟槽18的内部表面形成具有8?10nm膜厚的栅极绝缘膜20。然后，在基板2和第2沟槽18的内部堆积200?800nm的具有导电性的N型多晶硅膜，形成覆盖栅极引出配线等的栅极多晶硅配线形成区域的抗蚀剂图案。然后，通过以该抗蚀剂图案为掩膜的多晶硅膜的蚀刻，将氧化硅膜16上的多晶硅膜去除，形成栅极电极22。然后，利用CVD技术，在基板2的表面和栅极电极22上形成栅极盖氧化膜24。
[0052]然后，如图6(c)所示，在对氧化膜进行蚀刻后形成覆盖主体区域26以外的区域的抗蚀剂图案，注入硼离子形成主体区域26。然后，形成覆盖源极区域28以外的区域的抗蚀剂图案，注入磷离子形成源极区域28。然后，利用CVD法形成氧化硅膜30和层间绝缘膜32。
[0053]然后，如图7 (a)所示，在氧化硅膜30和层间绝缘膜32上形成抗蚀剂图案，该抗蚀剂图案在用于形成源极端子34和栅极端子36和背栅端子40的接点的区域具有开口，通过蚀刻形成源极和栅极和背栅的接点。然后，形成电连接的导电膜，在用于形成源极端子34和栅极端子36和背栅端子40的区域中形成抗蚀剂图案，通过蚀刻形成源极端子34和栅极端子36和背栅端子40。
[0054]然后，如图7 (b)所示，研磨基板2的背面，形成电连接的导电膜，形成漏极端子38。
[0055]本发明的纵型栅极半导体装置通过离开源极区域28而形成背栅电极12，从而能够提供具有良好的双向的击穿耐压的半导体装置。并且，通过利用P型的掺杂多晶硅形成背栅电极12，与通过杂质扩散来形成时相比，能够降低背栅电极12的薄膜电阻，因而能够使主体区域的电位稳定，实现低接通电阻化、雪崩耐量的提高及快速动作。
[0056](实施例2)
[0057]图8是表示本发明的纵型栅极半导体装置的第I变形例的剖面图。
[0058]如图8所示，在本实施例的纵型栅极半导体装置中，第I沟槽10和背栅电极12到达漂移区域6。并且，背栅电极12跨越主体区域26和漂移区域6而设置。
[0059]制造方法与实施例1相同，通过各工序的时间调整而形成。
[0060]如上所述，本发明的纵型栅极半导体装置中