碳化硅半导体装置及其制造方法
【专利说明】碳化硅半导体装置及其制造方法
[0001]相关申请的交叉引用
[0002]本申请基于在2013年6月5日申请的日本申请号2013 — 118962号，此处引用其记载内容。
技术领域
[0003]本申请涉及具有沟槽栅构造的纵型M0SFET的碳化硅(以下称为SiC)半导体装置及其制造方法。
【背景技术】
[0004]在反转型的沟槽栅构造的纵型M0SFET中，进行以下动作:对沟槽内的栅极电极施加栅极电压，从而在位于沟槽侧面的P型基极区形成沟道，通过该沟道在漏极和源极间流过电流。在这样的纵型M0SFET中，关于导通电阻或元件耐压，对p型基极区的杂质浓度的依赖性大。即，若降低P型基极区的杂质浓度则能够提高沟道移动度且降低沟道电阻，实现导通电阻的降低，但其反面，由于穿通现象，漏极和源极间耐压降低且元件耐压降低。因此，本质上难以兼顾实现高沟道移动度和确保元件耐压双方。
[0005]作为解决该问题的技术，在专利文献1中，提出了在沟槽栅构造的纵型M0SFET中的沟槽的侧面的整个面上形成了低浓度的η型薄膜层的SiC半导体装置。该SiC半导体装置使用在n+型基板上依次形成了 η型漂移层和ρ型基极区的基板来形成半导体基板。在ρ型基极区的表层部形成η+型源极区，以贯通η +型源极区和ρ型基极区的方式形成沟槽。此夕卜，在沟槽的侧面具备η型薄膜层，且在η型薄膜层的表面隔着栅极绝缘膜具备栅极电极。并且，在半导体基板的正面侧具备与η+型源极区等电连接的源极电极，在半导体基板的背面侧具备与η+型基板电连接的漏极电极，从而构成沟槽栅构造的纵型M0SFET。
[0006]在这样构成的SiC半导体装置中，在η型薄膜层形成沟道，经过η型薄膜层在漏极和源极间流过电流。从而，能够基于η型薄膜层的杂质浓度来设定沟道移动度，所以提高沟道移动度且实现导通电阻降低，并且，能够不考虑沟道移动度地设定Ρ型基极区的杂质浓度，所以还能够确保元件耐压。
[0007]但是，在上述的专利文献1所述的沟槽栅构造的纵型M0SFET中产生以下问题:伴随着根据η型薄膜层的杂质浓度而决定的阈值电压的降低，在噪声等进入了栅极电极时出现自导通。
[0008]现有技术文献
[0009]专利文献
[0010]专利文献1:日本特开平9 - 199724号公报
【发明内容】
[0011]本申请的目的在于提供能够降低导通电阻以及确保元件耐压、且能够得到高阈值电压的具有沟槽栅构造的纵型M0SFET的碳化硅半导体装置及其制造方法。
[0012]本申请的一方式所涉及的碳化硅半导体装置具备纵型M0SFET，该纵型M0SFET具有半导体基板、基极区、源极区、沟槽栅构造、源极电极和漏极电极。所述半导体基板由第一导电型的碳化硅构成，在背面侧具有高浓度杂质层，在正面侧具有与所述高浓度杂质层相比被设为低杂质浓度的漂移层。所述基极区在所述漂移层上形成，由碳化硅构成。所述源极区在所述基极区的上层部形成，由与所述漂移层相比高杂质浓度的第一导电型的碳化硅构成。所述沟槽栅构造具有从所述源极区的表面形成到比所述基极区更深的沟槽、在所述沟槽的内壁面形成的栅极绝缘膜、在所述栅极绝缘膜上形成的栅极电极。所述源极电极与所述源极区电连接。所述漏极电极与所述半导体基板的背面侧的所述高浓度杂质层电连接。
[0013]所述基极区中，高浓度基极区、以及与所述高浓度基极区相比第二导电型杂质浓度更低的低浓度基极区层叠。所述高浓度基极区以及所述低浓度基极区与所述沟槽的侧面相接。
[0014]所述碳化硅半导体装置具有所述沟槽栅构造的纵型M0SFET，能够降低导通电阻以及确保元件耐压，且能够得到高阈值电压。
[0015]在本申请的其他方式所涉及的碳化硅半导体装置的制造方法中，准备半导体基板，该半导体基板由第一导电型的碳化硅构成，且在背面侧具有高浓度杂质层，在正面侧具有与所述高浓度杂质层相比被设为低杂质浓度的漂移层。在所述漂移层上，形成由碳化硅构成的基极区。在所述基极区的上层部，形成由与所述漂移层相比高杂质浓度的第一导电型的碳化硅构成的源极区。从所述源极区的表面形成沟槽到比所述基极区更深。在所述沟槽的内壁面形成栅极绝缘膜，且在所述栅极绝缘膜上形成栅极电极从而构成沟槽栅构造。形成与所述源极区电连接的源极电极。形成与所述半导体基板的背面侧的所述高浓度杂质层电连接的漏极电极。
[0016]在形成所述基极区的工序中，将高浓度基极区、以及与所述高浓度基极区相比第二导电型杂质浓度低的低浓度基极区层叠。在形成所述沟槽的工序中，形成沟槽到比所述基极区更深，从而成为所述高浓度基极区以及所述低浓度基极区与所述沟槽的侧面相接的状态。
[0017]所述制造方法能够制造能够降低导通电阻以及确保元件耐压且能够得到高阈值电压的具有沟槽栅构造的纵型M0SFET的碳化硅半导体装置。
【附图说明】
[0018]参照下述的附图并根据以下的详细说明，本申请中的上述或其他目的、结构、优点变得更明确。在附图中，
[0019]图1是本申请的第一实施方式所涉及的具备反转型的沟槽栅构造的纵型M0SFET的SiC半导体装置的剖面图。
[0020]图2是表示基极区内的ρ型杂质浓度分布的图表。
[0021]图3中图3(a)?图3(f)是表示图1所示的SiC半导体装置的制造工序的剖面图。
[0022]图4是表示在形成基极区的工序中的温度以及气体导入的分布的时间图。
[0023]图5是本申请的第二实施方式所涉及的具备反转型的沟槽栅构造的纵型M0SFET的SiC半导体装置的剖面图。
[0024]图6是本申请的第三实施方式所涉及的具备反转型的沟槽栅构造的纵型M0SFET的SiC半导体装置的剖面图。
[0025]图7是本申请的第四实施方式所涉及的具备反转型的沟槽栅构造的纵型M0SFET的SiC半导体装置的剖面图。
【具体实施方式】
[0026]以下，基于【附图说明】本申请的实施方式。另外，在以下的各实施方式彼此中，对相互相同或等同的部分赋予同一标号进行说明。
[0027](第一实施方式)
[0028]参照图1说明本申请的第一实施方式所涉及的形成有沟槽栅构造的反转型的纵型M0SFET的SiC半导体装置。
[0029]图1所示的SiC半导体装置构成为:在单元区域中形成沟槽栅构造的纵型M0SFET，虽未图示，在包围单元区域的外周区域中具备外周耐压构造。
[0030]SiC半导体装置通过使用在构成由SiC构成的高浓度杂质层的n+型基板1的正面侧形成了由与n+型基板1相比低杂质浓度的SiC构成的η型漂移层2而成的半导体基板来形成。η+型基板1例如被设为η型杂质浓度为1.0Χ 10 19/cm3，n型漂移层2例如被设为η型杂质浓度为0.5?2.0 X 1016/cm3。
[0031]在η型漂移层2的上层部形成有基极区3。在本实施方式的情况下，基极区3由与η型漂移层2相比高杂质浓度的ρ型SiC构成，被设为ρ型杂质浓度比较高的高浓度基极区3a、以及与其相比ρ型杂质浓度低的低浓度基极区3b依次层叠而成的构造。
[0032]高浓度基极区3a例如被设为ρ型杂质浓度为5 X 1017/cm3以上、例如1 X 10 ls/cm3，被设为厚度为30?200nm。低浓度基极区3b例如被设为ρ型杂质浓度为1.0 X 1016/cm3以下，被设为厚度为0.5?1.5 μ m。例如，基极区3如图2所示的ρ型杂质(Α1:铝)的浓度分布那样构成。即，如图2所示那样，使得例如从基极区3的表面至深度1.3 μπι左右为止Ρ型杂质浓度成为2.5Χ K^/cm3左右而形成低浓度基极区3b。并且，在距离基极区3的表面的深度为1.3?1.4 μπι左右的位置上脉冲性地提高ρ型杂质的掺杂量，使得ρ型杂质浓度成为5Χ 1017/0113左右而形成高浓度基极区3a。
[0033]进而，在基极区3的上层部分形成有n+型源极区4。此外，以从η +型源极区4的表面贯通η+型源极区4以及基极区3而到达η型漂移层2的方式形成有ρ +型SiC层5。η +型源极区4被配置在后述的沟槽栅构造的两侧，ρ+型SiC层5在夹着η +型源极区4相对于沟槽栅构造的相反侧形成至与沟槽栅构造相比更深的位置。η+型源极区4构成为表层部中的η型杂质浓度为例如2.5Χ 1018?1.0X10 19/cm3，厚度0.5 μπι左右。此外，ρ+型SiC层5被设为与基极区3相比高杂质浓度，ρ型杂质浓度被设为例如1.0X 1017?1.0X 10 w/cm3。在本实施方式中，P+型SiC层5作为兼有ρ +型深层的作用和ρ +型接触区的作用这双方的层而形成。
[0034]此外，以贯通基极区3以及n+型源极区4而到达η型漂移层2的方式，形成有以纸面垂直方向为长边方向的沟槽6。以与该沟槽6的侧面相接的方式配置