堆叠纳米线MOS晶体管制作方法与流程
本发明涉及一种半导体器件制造方法，特别是涉及一种后栅结构中堆叠纳米线MOS晶体管制作方法。
背景技术：
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
环栅纳米线器件虽然有更好的栅控作用，能更有效的控制短沟道效应，在亚14纳米技术的缩减过程中更具优势，但是一个关键问题是由于微小的导电沟道，在等效硅平面面积内不能提供更多的驱动电流。
例如，对于等效线宽1μm的器件而言，环栅纳米线器件的尺寸要满足：d*n+(n-1)*s＝1μm，并且π*d*n>1μm。其中，d为单个纳米线(NW)的直径，n为纳米线的数目，s为纳米线之间的间距。因此，对于直径d分别为3、5、7、10nm的情形而言，纳米线间距s必须分别小于6.4、10.6、15、21.4nm。也即，如果要获得等同于体硅1um的栅宽，纳米线器件的平行排列要非常的紧密。依据现有的FinFET曝光和刻蚀技术(Fin间距在60纳米左右)，制作这种极小间距的纳米线立体排列结构是很难实现的。
总之，在垂直方向上实现堆叠环栅纳米线结构是提高晶体管驱动电流的有效方法，但在实现工艺(制作方法上)十分困难，与传统工艺兼容并减少工艺成本面临重大挑战。例如，一种现有的实现堆叠纳米线的 是利用Si/SiGe多层异质外延并进行选择腐蚀，也即在埋氧层(BOX)上依次交替异质外延多个Si与SiGe的层叠，然后通过例如湿法腐蚀等方法选择性去除SiGe，从而留下Si纳米线的堆叠。这种方法严重受制于外延薄层质量的影响，极大的增加了工艺成本。
因此，需要寻找一种充分增大导电沟道有效宽度提高驱动电流的新型纳米线器件结构及其制造方法。
技术实现要素：
由上所述，本发明的目的在于克服上述技术困难，提出一种型纳米线器件结构及其制造方法，充分增大导电沟道有效宽度从而提高驱动电流。
为此，本发明提供了一种堆叠纳米线MOS晶体管制作方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在每个鳍片中形成多个纳米线，相邻纳米线之间具有保护层；在纳米线上形成沿第二方向延伸并包围多个纳米线的伪栅极堆叠；在伪栅极堆叠两侧形成源漏区，源漏区之间的多个纳米线构成沟道区；刻蚀去除伪栅极堆叠；刻蚀去除保护层，露出悬空的多个纳米线；在多个纳米线上形成沿第二方向延伸并包围多个纳米线的栅极堆叠。
其中，在每个鳍片中形成多个纳米线的步骤进一步包括：在鳍片之间沉积浅沟槽隔离；回刻浅沟槽隔离，暴露出鳍片顶部的第一部分；侧向腐蚀鳍片顶部的第一部分，形成穿通的第一凹槽，鳍片顶部的第一部分剩余的部分构成第一纳米线；沉积第一保护层，以至少填充第一凹槽。
其中，形成第一纳米线之后进一步包括：各向异性回刻第一保护层与浅沟槽隔离，暴露出鳍片中部的第二部分；侧向腐蚀鳍片中部的第二部分，形成穿通的第二凹槽，鳍片中部的第二部分剩余的部分构成第二纳米线；沉积第二保护层，以至少填充第二凹槽；重复以上步骤，形成多个纳米线，第一保护层和第二保护层共同构成保护层。
其中，第一凹槽和/或第二凹槽的形状包括矩形、梯形、倒梯形、Σ形、D形、C形及其组合。
其中，侧向腐蚀鳍片的步骤包括具有横向刻蚀深度的各向同性的等离子体干法刻蚀，或者各向同性刻蚀与各向异性刻蚀的组合方法， 或者利用不同晶向上选择腐蚀的湿法腐蚀方法。
其中，去除保护层之后进一步包括，对多个纳米线进行表面处理、圆化工艺。
其中，形成源漏区之后进一步包括：沉积层间介质层，平坦化层间介质层直至暴露伪栅极堆叠。
其中，形成源漏区的步骤进一步包括：沿第二方向刻蚀多个纳米线，直至暴露衬底；在衬底上选择性外延生长抬升源漏区。
其中，保护层的材质包括氧化硅、氮化硅、非晶硅、非晶锗、非晶碳、SiOC、低k材料的任一种或组合。
其中，各向同性地刻蚀去除保护层。
依照本发明的堆叠纳米线MOS晶体管制作方法，通过多次回刻、侧向刻蚀沟槽并填充，形成了质量良好的纳米线沟道，同时利用保护层减小纳米线表面缺陷，以较低的成本充分增大导电沟道有效宽度从而提高驱动电流和可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1(图1A以及图1B)至图13(图13A以及图13B)为依照本发明的堆叠纳米线MOS晶体管制造方法各步骤的剖面示意图，其中某图A是沿垂直于沟道方向的剖视图，某图B是沿平行于沟道方向的剖视图；以及
图14为依照本发明的FinFET器件结构的立体示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了充分增大导电沟道有效宽度从而提高驱动电流的堆叠纳米线MOS晶体管及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
图14所示为依照本发明制造的堆叠纳米线MOS晶体管的立体示 意图，其中堆叠纳米线MOS晶体管，包括衬底上沿第一方向延伸的多个纳米线堆叠，沿第二方向延伸并且跨越了每个纳米线堆叠的多个金属栅极，沿第一方向延伸的纳米线堆叠两侧的多个源漏区，位于多个源漏区之间的纳米线堆叠构成的多个沟道区，其中金属栅极环绕沟道区。以下将先参照图1至图13来描述制造方法的各个剖视图，最后将回头进一步详细描述图14的器件结构。
特别地，以下某图A是沿图14中垂直于沟道方向(沿第二方向)的剖视图，某图B是沿图14中平行于沟道方向(沿第一方向)的剖视图。
参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。光刻/刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。沟槽1G的深宽比优选地大于5:1。优选地，在多个鳍片结构的顶部沉积硬掩模层HM，其材质可以是氧化硅、氮化硅、氮氧化硅及其组合，并且优选地为氮化硅。
参照图2A以及图2B，在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO(快速热氧化)等工艺沉积填充材质例如为氧化硅、氮氧化硅、碳氧化硅、low-k等的绝缘隔离介质层，从而构成了浅沟槽隔离(STI)2。
参照图3A以及图3B，回刻STI2，暴露鳍片1F的顶部。对于氧化硅材质的STI2，可以采用HF基腐蚀液湿法去除，也可以采用氟基等离子体干法刻蚀，向下刻蚀STI2以暴露出鳍片1F的顶部1C(后续露出的顶部按照距离顶部HM层的从小至大、也即由上至下顺序依次编号为1C1、1C2……)，该顶部1C将用作稍后器件的沟道区，具体为纳米线堆叠的最顶层，而剩余的中部将在后续工序中依次重复形成多个纳米线沟道区，最底部将被刻蚀而作为器件的隔离区。优选地，鳍片1F暴露的顶部1C高度大于鳍片1F整体高度的1/5～1/3，以至少形成3～5个纳米线。
参照图4A以及图4B，沿第一方向在鳍片1F顶部1C中刻蚀形成第一凹槽1T1，暴露出图3中鳍片1F位于STI2上方的顶部(未来形 成顶层沟道区的那部分)1C。第一凹槽1T1的侧壁形状可以是矩形、梯形、倒梯形、Σ形(多段折线相连)、C形(超过1/2曲面，曲面可以是圆面、椭圆面、双曲面)、D形(1/2曲面，曲面可以是圆面、椭圆面、双曲面)。依照材料不同，刻蚀方法可以是氟基或氯基等离子体干法刻蚀，或者TMAH湿法腐蚀。优选地，第一凹槽1T1在第一方向上穿通，从而使得鳍片1F的最顶部1C1与其他部分隔离开来，形成了最顶层的硅纳米线。
参照图5A以及图5B，在整个器件上沉积第一保护层1P1，其材质包括氧化硅、氮化硅、非晶硅、非晶锗、非晶碳、SiOC、低k材料等及其组合，优选地为以与STI 2/硬掩模层HM材质相区别，从而避免后续刻蚀过程中被意外地去除。
参照图6A以及图6B，各向异性刻蚀第一保护层1P1，露出顶部纳米线1C1以及STI 2。各向异性刻蚀方法例如是碳氟氢基气体等离子刻蚀，并且调整刻蚀气体成分使得例如氧化硅的STI 2基本不被刻蚀，而仅垂直刻蚀氮化硅的第一保护层1P1。如图6A和图6B所示，第一保护层1P1填充保留在第一凹槽1T1中，由此保护了鳍片1F顶部部分1C1以便于后续用作纳米线。
参照图7A以及图7B，与图3A和图3B类似，回刻STI2，暴露鳍片1F的中部。对于氧化硅材质的STI2，可以采用HF基腐蚀液湿法去除，也可以采用氟基等离子体各向异性干法刻蚀，向下刻蚀STI2以暴露出鳍片1F的中部1C2，该中部1C2将用作稍后器件的沟道区，具体为纳米线堆叠的中部层，最底部将被刻蚀而作为器件的隔离区。优选地，鳍片1F暴露的中部1C2高度大于鳍片1F整体高度的1/5～1/3，以至少形成3～5个纳米线。
随后，重复以上步骤，例如图4A～图6B，依次刻蚀形成第二凹槽1T2、沉积第二保护层1P2、各向异性刻蚀第二保护层1P2、回刻STI2露出鳍片1F的中部1C3、刻蚀形成第三凹槽1T3、沉积第三保护层1P3、各向异性刻蚀1P3……，最终形成图8A以及图8B所示的结构。包括在衬底1上的多个鳍片结构，每个鳍片结构中均包括由纳米线1C1、1C2、1C3等等层叠构成的纳米线堆叠，鳍片结构中每个纳米线之间由保护层1P1、1P2、1P3等等来隔离保护，鳍片结构顶部为硬掩模层HM。
参照图9A和图9B，去除硬掩模层HM，沉积伪栅极堆叠。优选地，采用湿法腐蚀去除硬掩模层HM，例如采用热磷酸去除氮化硅，或者氢氟酸溶液、诸如稀释的氢氟酸溶液来湿法去除氧化材质的硬掩 模层。通过LPCVD、PECVD、HDPCVD、RTO、化学氧化等方法沉积形成氧化硅材质的垫氧化层3，用于保护纳米线堆叠1C不在后续刻蚀过程中被过刻蚀。在垫氧化层3上通过PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等沉积方法形成假栅极层4，材质可以是多晶硅、非晶硅、微晶硅、非晶碳、多晶锗、非晶锗等等及其组合。以上各层的厚度不必按照图示的比例，而是根据具体的器件尺寸以及电学性能需求而合理设定。假栅极堆叠3/4完全环绕包围了各个纳米线1C1～1C3以及纳米线之间的保护层1P1～1P3等等。在本发明一个优选实施例中，垫层3与保护层1P1～1P3均由氧化硅材质制成，因此在稍后的去除工序中可以一次性湿法去除从而减少工艺步骤、节约工艺时间和成本。
参照图10A和图10B，在纳米线堆叠1C沿第二方向的两侧形成源漏区。在作为未来沟道区的纳米线堆叠1C的中部上形成掩模(未示出)，沿第二方向刻蚀纳米线堆叠1C，直至暴露衬底1，通过UHVCVD、MOCVD、ALD、MBE、常压外延等选择性外延形成抬升的源漏区1S和1D，其材质可以与衬底1相同均为Si；或者对于PMOS而言，源漏区可以是SiGe、SiSn、GeSn、Si等及其组合，从而向沟道区1C施加压应力，提高空穴迁移率；而对于NMOS而言，源漏区可以是Si:C、Si:H、SiGe:C、Si等及其组合，从而向沟道区1C施加张应力，提高电子迁移率。优选地，在外延同时原位掺杂或者在外延之后注入掺杂并退火激活，使得源漏区1S/D具有与衬底1不同的掺杂类型、浓度，以控制器件的电学特性。源漏区1S/D的顶部要低于纳米线堆叠1C的顶部，以至少暴露出顶部的纳米线1C1。优选地，可以外延源漏区之前在纳米线1C1沿第二方向的侧面形成侧墙5以保护伪栅极堆叠，并随后在外延源漏区之后利用侧墙5形成轻掺杂的源漏扩展区与重掺杂的源漏区(均未分别示出)。
参照图11A和图11B，在器件上形成低k材质的层间介质层(ILD)6并采用CMP等工艺平坦化ILD 6直至暴露伪栅极堆叠。低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。ILD 6的形成工艺包括丝网印刷、喷涂、旋涂、CVD等。
参照图12A和图12B，刻蚀去除假栅极堆叠3/4，在ILD 6中留 下栅极沟槽1TG，暴露下方的纳米线堆叠1C(例如顶部的纳米线沟道1C1)。优选采用湿法腐蚀工艺，例如针对多晶硅、非晶硅、微晶硅的伪栅极层4采用TMAH湿法腐蚀，针对氧化硅的垫层3采用HF湿法腐蚀。进一步地，各向同性地刻蚀去除纳米线堆叠1C之间的保护层1P1等，重新暴露纳米线1C之间的凹槽1T1、1T2等等，留下悬空的纳米线堆叠1C1、1C2…1CN。优选采用湿法腐蚀去除保护层1P，例如采用HF湿法腐蚀氧化硅、SiOC材质，热磷酸湿法腐蚀氮化硅，强氧化剂与强酸组合腐蚀去除无机低k材质，丙酮、乙醇等去除有机低k材质。当保护层1P为非晶碳时，也可以采用氧等离子干法刻蚀将保护层的C转化为二氧化碳气体而抽出反应腔室。在本发明中，去除伪栅极之前由保护层一直覆盖纳米线，因此可以避免后栅工艺中去除伪栅极堆叠时湿法刻蚀剂或者干法刻蚀气体对纳米线的侵蚀，减少纳米线沟道表面缺陷，提高器件的可靠性。
最后，参照图13A和图13B，完成后续器件制造。优选地，进行表面处理、圆化等工艺，使得纳米线1C1、1C2、1C3等的剖面形态向圆形转变，以提高栅极、沟道区的对称度，从而提高器件性能的均匀性。表面处理、圆化等工艺例如是采用表面氧化后再湿法微腐蚀的方法，表面氧化工艺包括炉温氧化或者强氧化剂溶液氧化等。表面处理、圆化等工艺还可以选择氢气高温烘烤等。表面处理、圆化等工艺还可选择各向同性腐蚀硅等。在栅极沟槽1TG中依次沉积高k材料的栅极绝缘层7以及金属材料的栅极导电层8，构成栅极堆叠结构。高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。栅极导电层则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层与栅极绝缘层之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅极栅极导电层与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结 构，也即构成栅极导电层与阻挡层的材料同时沉积在栅极绝缘层上，因此栅极导电层包括上述阻挡层的材料。CMP平坦化栅极堆叠结构直至暴露ILD 6。此后，依照标准工艺，在ILD 10中刻蚀源漏接触孔(未示出)直达源漏区1S/D，在源漏接触孔中沉积金属氮化物的阻挡层以及金属材料的导电层，形成源漏接触塞(未示出)。
最后形成的器件结构的立体图如图14所示，包括：衬底上沿第一方向延伸的多个纳米线堆叠，沿第二方向延伸并且跨越了每个纳米线堆叠的多个金属栅极，沿第一方向延伸的纳米线堆叠两侧的多个源漏区，位于多个源漏区之间的纳米线堆叠中部构成的多个沟道区，其中金属栅极环绕沟道区。上述这些结构的材料和几何形状已在方法描述中详述，因此在此不再赘述。
依照本发明的堆叠纳米线MOS晶体管制作方法，通过多次回刻、侧向刻蚀沟槽并填充，形成了质量良好的纳米线沟道，同时利用保护层减小纳米线表面缺陷，以较低的成本充分增大导电沟道有效宽度从而提高驱动电流和可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
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