半导体制作工艺、平面场效晶体管及鳍状场效晶体管的制作方法

本发明涉及一种半导体制作工艺、平面场效晶体管及鳍状场效晶体管，且特别是涉及一种具有延伸部扩大栅极通道的半导体制作工艺、平面场效晶体管及鳍状场效晶体管。

背景技术：

由金属-氧化物-半导体结合所形成的晶体管(Metal-Oxide-Semiconductor,MOS)是一种广泛使用的晶体管。现有的晶体管结构，是由栅极、源极、漏极所组成。源极、漏极分别位于基材中，而栅极位于基材上并介于源极、漏极之间，负责控制夹在源极、漏极中间且位于栅极下方的栅极通道中电流的开与关。一般而言，晶体管可分为平面(planar)晶体管及非平面(non-planar)晶体管。

随着半导体元件尺寸的缩小，为了提高半导体元件的效能，目前广泛使用的非平面晶体管可例如为各种多栅极场效晶体管(multi-gate MOSFET)。多栅极场效晶体管则能包含以下几项优点，而优于一般传统型的平面晶体管。首先，多栅极场效晶体管的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应以及短通道效应(short channel effect)；此外，由于同样长度的栅极具有更大的通道宽度，因此也可增加源极与漏极间的电流量。

更进一步而言，多栅极场效晶体管一般具有鳍状结构，再将栅极跨设于鳍状结构上，以形成有别于平面晶体管的立体的多栅极场效晶体管，而鳍状结构的高度及栅极所跨设于鳍状结构的宽度则会影响晶体管的栅极通道的宽度及长度。

然而，随着集成电路集成度再提升、伴随材料及制作工艺的限制，不论 平面抑或非平面晶体管，业界更致力于研发新颖的晶体管结构，其一方面可以有效增加基材上晶体管的密度，另一方面又能增加源极与漏极间的电流量等。

技术实现要素：

本发明提出一种半导体制作工艺、平面场效晶体管及鳍状场效晶体管，其形成延伸部突出自鳍状场效晶体管的鳍状结构或者突出自平面场效晶体管的框架区，因而能扩充栅极通道，促进晶体管的操作速率等。

本发明提供一种半导体制作工艺，包含有下述步骤。首先，提供一基底，包含一主动区。接着，进行一第一蚀刻制作工艺，图案化主动区的基底，以形成一鳍状结构的一顶部。接续，覆盖一掩模于基底的一保留区。之后，进行一第二蚀刻制作工艺，蚀刻基底以加深鳍状结构的顶部，但保留保留区，因而形成鳍状结构，具有一延伸部突出自鳍状结构。而后，移除掩模。然后，形成一栅极跨设鳍状结构，其中栅极直接于延伸部上。

本发明提供一种平面场效晶体管，包含有一基底以及一栅极。基底包含一主动区，其中主动区包含一框架区、一贯穿区穿过框架区。栅极跨设主动区，其中栅极直接设置于贯穿区上，且位于栅极至少一侧边的框架区构成一源/漏极，并环绕一孤立绝缘岛。

本发明提供一种鳍状场效晶体管，包含有一基底以及一栅极。基底包含一主动区，其中主动区包含一鳍状结构，具有至少一延伸部突出自鳍状结构。栅极跨设鳍状结构，其中栅极直接设置于延伸部上。

基于上述，本发明提供一种半导体制作工艺、平面场效晶体管及鳍状场效晶体管，其将一延伸部形成于一鳍状场效晶体管的一鳍状结构侧边或者一平面场效晶体管的一框架区侧边，并将一栅极直接跨设于延伸部上，使在延伸部与鳍状结构接触的区域，或者延伸部与框架区接触的区域，形成部分的栅极通道，使扩充整体栅极通道，进而增加源极与漏极间的电流量，及晶体管的操作速率。同时，可确保栅极原有具备控制栅极通道的效能。

附图说明

图1～图5为本发明一实施例的半导体制作工艺的立体示意图；

图6A～图6C为本发明一实施例的块状基底上的鳍状场效晶体管的三视 图；

图7A～图7C为本发明一实施例的覆硅绝缘基底上的鳍状场效晶体管的三视图；

图8A～图8C为本发明一实施例的块状基底上的平面场效晶体管的三视图；

图9A～图9C为本发明一实施例的覆硅绝缘基底上的平面场效晶体管的三视图。

主要元件符号说明

10’：绝缘材料

10、30’、40’：绝缘结构

30、40：孤立绝缘岛

110、310：基底

112：鳍状结构

112a：顶部

112b：底部

120：延伸部

130、330：栅极

140、340：源/漏极

210、410：覆硅绝缘基底

212、412：氧化层

214、414：底层硅层

312、412：框架区

314、414：贯穿区

316、416：延伸区

A：主动区

B：保留区

C：区域

D：主动区

h、h1、h2：高度

K1、K2：掩模

l1、l2、l5、l6：长度

P1：第一蚀刻制作工艺

P2：第二蚀刻制作工艺

S1、S2、S3、S4：顶面

T1、T2、T3：底部

w1、w3：宽度

具体实施方式

图1～图5绘示本发明一实施例的半导体制作工艺的立体示意图。如图1所示，提供一基底110，具有一主动区A。基底110例如是一硅基底、一含硅基底(例如SiC)、一三五族基底(例如GaN)、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)、一硅覆绝缘(silicon-on-insulator，SOI)基底或一含外延层的基底等半导体基底。在本实施例中，基底110为一块状硅基底，但本发明不以此为限。覆盖掩模K1，以定义欲形成鳍状结构的区域，其中掩模K1例如为图案化的氮化层，但本发明不以此为限。接着，进行一第一蚀刻制作工艺P1，图案化主动区A的基底110，因而形成欲于后续制作工艺形成的鳍状结构的顶部112a。第一蚀刻制作工艺P1较佳为一干蚀刻制作工艺，其各向异性蚀刻的特性，可进行一几近垂直方向的蚀刻，而形成具有垂直侧壁或者由上至下渐宽的窄梯形侧壁的顶部112a。本实施例中绘示二鳍状结构的顶部112a，但此鳍状结构的顶部112a的个数不限于此。

如图2所示，覆盖一掩模K2于基底110的一保留区B。掩模K2优选垂直鳍状结构的顶部112a，但本发明不限于此。覆盖掩模K2时仍保留掩模K1，因此，在后续制作工艺中可同时保留掩模K1及掩模K2下方的基底110。掩模K2可例如为一图案化的氮化层或一光致抗蚀剂，但本发明不以此为限。在一实施例中，如欲在后续制作工艺中同时移除掩模K1及掩模K2，则掩模K1及掩模K2优选具有相同材质。在本实施例中，掩模K1例如为氮化层，而掩模K2则例如为一光致抗蚀剂。

如图3所示，进行一第二蚀刻制作工艺P2，蚀刻掩模K1及掩模K2覆盖之外的基底110，以加深顶部112a的深度，因而形成鳍状结构112，其具有顶部112a以及底部112b。并且，保留掩模K2下方保留区B的基底110，因而形成自鳍状结构112突出的一延伸部120。如此一来，鳍状结构112及 延伸部120则都由同一块状硅基底形成而具有相同材质，且一体成形。

第二蚀刻制作工艺P2优选为一干蚀刻制作工艺，其各向异性蚀刻的特性，可进行几近一垂直方向的蚀刻，而形成具有垂直侧壁或者由上至下渐宽的窄梯形侧壁的鳍状结构112及延伸部120。在本实施例中，各突出自鳍状结构112的延伸部120合并为一体，连接各鳍状结构112，但本发明不以此为限。在其他实施例，延伸部120位于各鳍状结构112之间，但不连接各鳍状结构112。在一优选实施例中，掩模K2垂直鳍状结构112的顶部112a，则其下方形成的延伸部120也会垂直鳍状结构112，但本发明不以此为限。

在此强调，本发明的延伸部120的一高度h2必然小于各鳍状结构112的一高度h，且延伸部120的高度h2实质上等于各鳍状结构112的底部112b的高度。再者，可通过调整图1的第一蚀刻制作工艺P1所蚀刻的深度，意即各顶部112a的一高度h1，以决定图3的由第二蚀刻制作工艺P2所形成的延伸部120的高度h2，及决定鳍状结构112的高度h。在一优选实施例中，顶部112a的高度h1为鳍状结构112的高度h的一半。换言之，延伸部120的高度h2等于鳍状结构112的顶部112a的高度h1，且延伸部120的高度h2也为鳍状结构112的高度h的一半。如此，既能避免短通道效应，又能避免阻值过大。在另一优选实施态样中，延伸部120的高度h2优选为鳍状结构112的高度h的四分之一至一半，但本发明不以此为限。本实施例以图1～图3的蚀刻步骤形成鳍状结构112，以及突出自鳍状结构112的延伸部120，但本发明不以此为限。本发明也可能以其他方法形成本发明的立体结构，其具有鳍状结构112，以及突出自鳍状结构112的延伸部120，其中延伸部120的高度h2必然小于鳍状结构112的高度h。如此一来，当后续栅极跨设鳍状结构112及直接位于延伸部120上时，各延伸部120与各鳍状结构112接触的区域C，即可额外形成栅极通道，而扩大整体栅极通道区域，且另一方面由于栅极三边夹置鳍状结构112而能有效控制栅极通道。

如图4～图5所示，形成绝缘结构10于鳍状结构112以及延伸部120侧边。绝缘结构10可例如为一浅沟槽绝缘(shallow trench isolation,STI)结构，其以一浅沟槽绝缘制作工艺形成，但本发明不以此为限。详细而言，可先移除掩模K2。然后，形成绝缘结构10于鳍状结构112以及延伸部120侧边的步骤可例如以图4～图5所示，但非限于此制作工艺步骤。首先，如图4所示，先全面覆盖一绝缘材料(未绘示)并将其平坦化至掩模K1，因而形 成一绝缘材料10’，其具有平坦的顶面S1，而平坦的顶面S1与掩模K1的顶面S2齐平。接着，蚀刻绝缘材料10’至暴露出延伸部120，因而形成绝缘结构10，其中绝缘结构10的顶面S3与延伸部120的一顶面S4齐平，如图5所示。随后，移除掩模K1。

本实施例在形成鳍状结构112，以及突出自鳍状结构112的延伸部120之后，可保留掩模K1作为图4～图5形成绝缘结构10的步骤时的平坦化及蚀刻停止层，之后再移除掩模K1，以防止平坦化及蚀刻损伤鳍状结构112。在其他实施例中，也可在形成鳍状结构112，以及突出自鳍状结构112的延伸部120之后，立即移除掩模K1及掩模K2，因而在如图4～图5形成绝缘结构10的步骤时，则利用鳍状结构112与延伸部120的硅质材料，与绝缘结构10的氧化物材料不同的特性，而分别以鳍状结构112与延伸部120作为平坦化及蚀刻的停止层，但本发明不以此为限。

承上，本发明通过分段蚀刻的方法，形成鳍状结构112，以及突出自鳍状结构112的延伸部120，而后可在后续制作工艺中跨设栅极于鳍状结构112及延伸部120上，形成源/漏极于鳍状结构112中，以及其他内连线结构安装步骤，而形成拓宽栅极通道且又能有效控制栅极通道，并维持所形成的布局精密度的新型鳍状场效晶体管，其中后续进行的例如跨设栅极于鳍状结构112及延伸部120上，形成源/漏极于鳍状结构112中，以及其他内连线结构安装等步骤，可相容及类似于现今的鳍状场效晶体管制作工艺，而更能广泛使用。

以下提出二实施例的鳍状场效晶体管的三视图，其分别包含二实施例的鳍状场效晶体管的俯视图及二垂直方向的剖面示意图。

图6A～图6C绘示本发明一实施例的块状基底上的鳍状场效晶体管的三视图。首先，如图1～图5所示，在形成鳍状结构112，以及突出自鳍状结构112的延伸部120之后，可形成一栅极130跨设鳍状结构112，且直接位于延伸部120上，其中栅极130包含有一栅极导体层与一栅极介电层，且栅极介电层直接接触延伸部120及鳍状结构112。图6A显示栅极130跨设鳍状结构112，且直接位于延伸部120上，而延伸部120的一长度l1大于栅极130的一长度l2(栅极通道长度)。在一优选的实施例中，延伸部120的长度l1为栅极130的长度l2的两倍。如此一来，可为制作工艺中的栅极130对不准问题预留误差空间，而避免栅极130超出延伸部120。另外，延伸部120 的一宽度w1优选等于栅极130的长度l2，其中宽度w1为电流能走的额外增加的最大宽度的栅极通道；换言之，当延伸部120的宽度w1等于栅极130的长度l2时，可节省布局面积又能达到有效的最大宽度。另外，可以例如离子注入制作工艺等方法，在栅极130侧边的鳍状结构112中形成源/漏极140，其中源/漏极140的掺杂杂质以欲形成的晶体管电性及规格要求而定。图6B为图6A沿x1x1’方向的剖视图，其显示栅极130直接位于延伸部120上，但不超出延伸部120，而不与绝缘结构10接触。图6C为图6A沿y1y1’方向的剖视图，其显示延伸部120低于鳍状结构112，栅极130跨设鳍状结构112，且直接位于延伸部120上，其中虚线仅为清楚区隔延伸部120、鳍状结构112及绝缘结构10，并不显示于实际结构中。由于本实施例鳍状场效晶体管形成于块状基底上，故鳍状结构112及延伸部120直接连接块状基底110，绝缘结构10的底部T1则与鳍状结构112的底部T2及延伸部120的底部T3齐平。

图7A～图7C绘示本发明一实施例的覆硅绝缘基底上的鳍状场效晶体管的三视图。本实施例的前端制作工艺同图1～图5所示，在形成鳍状结构112，以及突出自鳍状结构112的延伸部120之后，形成一栅极130跨设鳍状结构112，且直接于延伸部120上，故如图7A显示同于图6A。但是本实施例与图6A～图6C的实施例不同点如图7B(图7A沿x2x2’方向的剖视图)及图7C(图7A沿y2y2’方向的剖视图)所示，本实施例的延伸部120及鳍状结构112位于一覆硅绝缘基底210上。更进一步而言，覆硅绝缘基底210为一氧化层212夹置于一底层硅层214及一上层硅层。延伸部120及鳍状结构112可为图案化而留下的覆硅绝缘基底210的上层硅层，其位于覆硅绝缘基底210的氧化层212上。绝缘结构10则形成于延伸部120及鳍状结构112侧边的氧化层212上，其中虚线为区隔氧化层212及绝缘结构10，由于绝缘结构10一般为氧化物所组成，而氧化层212亦由氧化物所组成，但二者所形成的方法及程序不同，可形成一微观介面。

承上所示，为本发明应用于鳍状场效晶体管的实施例，但本发明也可应用于平面场效晶体管。

图8A～图8C绘示本发明一实施例的块状基底上的平面场效晶体管的三视图。图8A为俯视布局图，图8B为图8A沿x3x3’方向的剖视图，图8C为图8A沿y3y3’方向的剖视图。如图8A～图8C所示，提供一基底310。基底310例如是一硅基底、一含硅基底(例如SiC)、一三五族基底(例如GaN)、 一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)、一硅覆绝缘(silicon-on-insulator，SOI)基底或一含外延层的基底等半导体基底。在本实施例中，基底310为一块状硅基底，但本发明不以此为限。基底310包含一主动区D。主动区D可包含一框架区312、一贯穿区314以及二延伸区316。贯穿区314穿过框架区312，而二延伸区316自贯穿区314延伸且突出自框架区312。由于本实施例为一平面场效晶体管，故框架区312、贯穿区314以及延伸区316位于同一平面。形成框架区312、贯穿区314以及延伸区316的方法，可例如将一块状硅基底经一次光刻暨蚀刻的方法图案化而形成，但本发明不以此为限。接着，在图案化后形成的凹槽(未绘示)填入绝缘材料，因而在框架区312内形成孤立绝缘岛30，以及框架区312外侧形成其他绝缘结构30’。孤立绝缘岛30及绝缘结构30’可例如为浅沟槽绝缘(shallow trench isolation,STI)结构，其例如以一浅沟槽绝缘(shallow trench isolation,STI)制作工艺形成，但本发明不以此为限。

本实施例以二延伸区316分别自贯穿区314的两端延伸且突出自框架区312为例，但延伸区316的个数非限于此。在其他实施例中，延伸区316可仅为一个，其可自贯穿区314的其中一端延伸且突出自框架区312，但本发明不以此为限。

接着，一栅极330跨设主动区D，且栅极330直接设置于贯穿区314及延伸区316上。在一优选的实施例中，全部的栅极330直接设置于贯穿区314以及延伸区316上，而不接触孤立绝缘岛30抑或是绝缘结构30’。在一优选的实施例中，贯穿区314以及延伸区316的长度l5大于栅极330的一长度l6。在一优选的实施例中，贯穿区314以及延伸区316的长度l5为栅极330的长度l6的两倍。如此一来，可为制作工艺中的栅极330对不准问题预留误差空间，而避免栅极330超出贯穿区314以及延伸区316。另外，延伸部316的一宽度w3优选等于栅极330的长度l6，其中宽度w3为电流能走的额外增加的栅极通道的最大宽度；换言之，当延伸部316的宽度w3等于栅极330的长度l6时，可节省布局面积又能达到有效的最大宽度。另外，可以例如离子注入制作工艺等方法，在栅极330侧边的框架区312中形成一源/漏极340，其中源/漏极340的掺杂杂质以欲形成的晶体管电性及规格要求而定，故源/漏极340环绕孤立绝缘岛30。

图9A～图9C绘示本发明一实施例的覆硅绝缘基底上的平面场效晶体管的三视图。图9A为俯视布局图，图9B为图9A沿x4x4’方向的剖视图，图9C为图9A沿y4y4’方向的剖视图。本实施例的制作工艺方法类似于图8A～图8C的平面场效晶体管，但本实施例与图8A～图8C的实施例不同点如图9B及图9C所示，本实施例的框架区412、贯穿区414以及二延伸区416位于一覆硅绝缘基底410上。更进一步而言，覆硅绝缘基底410为一氧化层412夹置于一底层硅层414及一上层硅层。框架区412、贯穿区414以及二延伸区416可为图案化而留下的覆硅绝缘基底410的上层硅层，其位于覆硅绝缘基底410的氧化层412上。孤立绝缘岛40则形成于框架区412内，其中虚线为区隔氧化层412、孤立绝缘岛40及绝缘结构40’，由于孤立绝缘岛40及绝缘结构40’一般为氧化物所组成，而氧化层412也由氧化物所组成，但二者所形成的方法及程序不同，可形成一微观介面。

综上所述，本发明提供一种半导体制作工艺、平面场效晶体管及鳍状场效晶体管，其将一延伸部形成于一鳍状场效晶体管的一鳍状结构侧边或者一平面场效晶体管的一框架区侧边，并将一栅极直接跨设于延伸部上，以在延伸部与鳍状结构接触的区域，以及延伸部与框架区接触的区域，形成额外的栅极通道，进而增加整体栅极通道区域。同时，可确保栅极原有具备控制栅极通道的效能。

详细而言，本发明如应用于鳍状场效晶体管，则可例如以二次蚀刻搭配不同掩模区域的方法，形成鳍状结构，以及延伸部突出自鳍状结构，其中延伸部的高度小于鳍状结构的高度；接着，将栅极跨设鳍状结构以及直接形成于延伸部上，再形成一源/漏极于栅极侧边的鳍状结构中。再者，本发明如应用于平面场效晶体管，则可以一次蚀刻暨光刻的方法即可形成具有孤立绝缘岛的一中空主动区。换言之，可将基底图案化为一框架区、一贯穿区以及至少一延伸区，贯穿区穿过框架区，且延伸区自贯穿区延伸且突出自框架区，其中框架区、贯穿区以及延伸区位于同一平面；接着，将栅极直接形成于贯穿区及延伸部上，再形成一源/漏极于栅极侧边的框架区中。以本发明的方法，即可在延伸部与鳍状结构的接触区域，或者延伸区与框架区的接触区域，形成额外的栅极通道，俾扩充整体栅极通道，进而增加源极与漏极间的电流量，及晶体管的操作速率。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变 化与修饰，都应属本发明的涵盖范围。