制作半导体元件的方法
【技术领域】
[0001]本发明涉及一种制作半导体元件的方法，尤其是涉及一种于形成接触洞后以两次热处理制作工艺形成金属硅化物的方法。
【背景技术】
[0002]在半导体集成电路的制作工艺中，金属氧化物半导体(metal-oxide-semiconductor, M0S)晶体管是一种极重要的电子元件,而随着半导体元件的尺寸越来越小，M0S晶体管的制作工艺步骤也有许多的改进，以制造出体积小而高品质的M0S晶体管。
[0003]现有的M0S晶体管制作工艺是在半导体基底上形成栅极结构之后，再于栅极结构相对两侧的基底中形成轻掺杂漏极结构(lightly doped drain, LDD)。接着于栅极结构侧边形成间隙壁(spacer)，并以此栅极结构及间隙壁做为掩模，再进行离子注入步骤，以于半导体基底中形成源极/漏极区域。而为了要将晶体管的栅极与源极/漏极区域适当电连接于电路中，因此需要形成接触插塞(contact plug)来进行导通。通常接触插塞的材质为钨(W)、铝、铜等金属导体，然其与栅极结构、源极/漏极区域等多晶或单晶硅等材质之间的直接导通并不理想；因此为了改善金属插塞与栅极结构、源极/漏极区之间的欧米接触(Ohmicontact)，通常会在栅极结构与源极/漏极区域的表面再形成一金属娃化物(silicide)。
[0004]然而，现阶段的金属硅化物制作工艺仍有许多待改进的缺点，因此如何改良现行制作工艺以提升M0S晶体管的效能即为现今一重要课题。
【发明内容】
[0005]为解决上述问题，本发明公开一种制作半导体元件的方法。首先提供一基底，该基底包含至少一金属栅极设于其上、一源极/漏极区域设于金属栅极两侧的基底中以及一层间介电层环绕金属栅极。然后形成多个接触洞于层间介电层中并暴露出源极/漏极区域，形成一第一金属层于接触洞内，进行一第一热处理制作工艺，并接着进行一第二热处理制作工艺。
[0006]本发明另一实施例是公开一种半导体兀件，包含一基底、一金属栅极设于基底上、一源极/漏极区域设于邻近金属栅极的基底中、一层间介电层设于基底上并围绕金属栅极、多个接触插塞电连接源极/漏极区域以及一金属硅化物设于接触插塞及该源极/漏极区域之间，其中金属硅化物包含一 C54相位的结构。
【附图说明】
[0007]图1至图8为本发明优选实施例制作一半导体元件的方法示意图。
[0008]符号说明
[0009]12 基底14 鳍状结构
[0010]16 绝缘层18 金属栅极
[0011]20金属栅极22金属栅极
[0012]24 间隙壁26源极/漏极区域
[0013]28外延层30接触洞蚀刻停止层
[0014]32层间介电层34功函数金属层
[0015]36低阻抗金属层 38硬掩模
[0016]40介电层42接触洞
[0017]44 接触洞46预清洗制作工艺
[0018]48第一金属层50第二金属层
[0019]52金属娃化物54第三金属层
[0020]56接触插塞58接触插塞
【具体实施方式】
[0021]请参照图1至图8，图1至图8为本发明优选实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，其上定义有一晶体管区，例如一 PM0S晶体管区或一 NM0S晶体管区。
[0022]基底12上具有至少一鳍状结构14及一绝缘层16，其中鳍状结构14的底部被绝缘层16，例如氧化硅所包覆而形成浅沟隔离，且部分的鳍状结构14上还分别设有一金属栅极18与多个选择性设置的金属栅极20。在后续制得的晶体管元件中，鳍状结构14与金属栅极18间的重叠区域可以作为载流子流通的通道。另外在本实施例中，除了鳍状结构14上所设置的金属栅极18、20，绝缘层16上也可依据制作工艺需求而形成有其他M0S晶体管的金属栅极22穿过。
[0023]上述鳍状结构14的形成方式可以包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中。接着，对应三栅极晶体管元件及双栅极鳍状晶体管元件结构特性的不同，而可选择性去除或留下图案化掩模，并利用沉积、化学机械研磨(chemical mechanical polishing, CMP)及回蚀刻制作工艺而形成一环绕鳍状结构14底部的绝缘层16。除此之外，鳍状结构14的形成方式也可以是先制作一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出半导体层，此半导体层即可作为相对应的鳍状结构14。同样的，另可以选择性去除或留下图案化硬掩模层，并通过沉积、CMP及回蚀刻制作工艺形成一绝缘层16以包覆住鳍状结构14的底部。另外，当基底12为硅覆绝缘(SOI)基板时，则可利用图案化掩模来蚀刻基底上的一半导体层，并停止于此半导体层下方的一底氧化层以形成鳍状结构，故可省略前述制作绝缘层16的步骤。
[0024]金属栅极18、20、22的制作方式可先于鳍状结构14与绝缘层16上形成一优选包含高介电常数介电层与多晶硅材料所构成的虚置栅极(图未示)，然后于虚置栅极侧壁形成间隙壁24。接着于间隙壁24两侧的鳍状结构14以及/或基底12中形成一源极/漏极区域26与外延层28、形成一接触洞蚀刻停止层30覆盖虚置栅极，并形成一层间介电层32于接触洞蚀刻停止层30上。
[0025]之后可进行一金属栅极置换(replacement metal gate)制作工艺，以平坦化部分的层间介电层32及接触洞蚀刻停止层30，并将虚置栅极转换为一金属栅极。金属栅极置换制作工艺可包括先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammoniumhydroxide, ΝΗ40Η)或氢1 氧化四甲铵(Tetrame thy 1 ammon ium Hydroxide, TMAH)等蚀刻溶液来去除虚置栅极中的多晶硅材料以于层间介电层32中形成一凹槽。之后形成一至少包含U型功函数金属层34与低阻抗金属层36的导电层于该凹槽内，并再搭配进行一平坦化制作工艺以形成金属栅极18、20、22。
[0026]在本实施例中，功函数金属层34优选用以调整形成金属栅极的功函数，使其适用于N型晶体管(NM0S)或P型晶体管(PM0S)。若晶体管为N型晶体管，功函数金属层34可选用功函数为3.9电子伏特(eV)?4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WA1)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层34可选用功函数为4.8eV?5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层34与低阻抗金属层36之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层44则可选自铜(Cu)、铝(A1)、钨(W)、钛铝合金(TiAl)、钴鹤磷化物(cobalt tungsten phosphide, CoffP)等低电阻材料或其组合。由于依据金属栅极置换制作工艺将虚置栅极转换为金属栅极乃此领域者所熟知技术，在此不另加赘述。
[0027]形成金属栅极18、20、22后可选择性先去除部分功函数金属层34与低阻抗金属层36，然后填入一硬掩模38于功函数金属层34与低阻抗金属层36上。其中硬掩模38可为单一材料层或复合材料层，例如一包含氧化硅与氮化硅的复合层。接着平坦化后再沉积一介电层40,例如一前金属介电层(pre-metal dielectric, PMD)于层间介电层32上并覆盖金属栅极18、20、22。
[0028]然后如图2所示，进行一光刻暨蚀刻制作工艺，例如先形成一图案化光致抗蚀剂层(图未示)于介电层40上，接着进行一蚀刻制作工艺，去除部分介电层40与金属栅极18两侧的层间介电层32，以形成多个接触洞42并暴露出源极/漏极区域26上的外延层28。在本实施例中，为了制作后续与源极/漏极区域26电连接的插塞而进行的前述光刻暨蚀刻制作工艺优选称为第零金属接触图案转移(M0CT patterning)。
[0029]接着如图3所示，进行另一光刻暨蚀刻制作工艺，例如可再形成一图案化光致抗蚀剂层(图未示)于介电层40上，然后进行一蚀刻制作工艺，去除部分介电层40与金属栅极22上方的部分介电层40、部分层间介电层32以及硬掩模38，以形成一接触洞44并暴露出金属栅极22表面。在本实施例中，为了制作后续与金属栅极22电连接的插塞而进行的前述光刻暨蚀刻制作工艺优选称为第零金属栅极接触图案转移(Μ0ΡΥ patterning)。
[0030]在完成前述双重成像暨双重蚀刻(double-patterning anddouble-etching, 2P2E)制成以形成接触洞42