、44之后。随后如图4所示，进行一预清洗制作工艺46，以去除接触洞42、44内经由前述光刻暨蚀刻制作工艺后所剩余的残留物。
[0031]接着如图5所示，依序沉积一第一金属层48及第二金属层50于接触洞42、44中，其中第一金属层48与第二金属层50优选共形地(conformally)形成于介电层40与外延层28的表面及各接触洞42、44的内侧侧壁。在本实施例中，第一金属层48优选选自钛、钴、镍及钼等所构成的群组，且最佳为钛，而第二金属层50则优选包含氮化钛、氮化钽等金属化合物。
[0032]在连续沉积第一金属层48与第二金属层50之后，然后如图6所示，依序进行一第一热处理制作工艺与一第二热处理制作工艺以形成一金属硅化物52于外延层28上。在本实施例中，第一热处理制作工艺包含一常温退火(soak anneal)制作工艺，其温度优选介于500°C至600°C，且最佳为550°C，而其处理时间则优选介于10秒至60秒，且最佳为30秒。第二热处理制作工艺包含一峰值退火(spike anneal)制作工艺，其温度优选介于600°C至950°C，且最佳为600°C，而其处理优选时间则优选介于100毫秒至5秒，且最佳为5秒。
[0033]迨进行两次热处理制作工艺后，如图7所示，形成一第三金属层54并填满接触洞42>44ο在本实施例中，第三金属层54优选包含鹤，但不局限于此。
[0034]最后如图8所示，进行一平坦化制作工艺，例如以化学机械研磨(chemicalmechanical polishing, CMP)制作工艺部分去除第三金属层54、部分第二金属层50及部分第一金属层48，甚至可视制作工艺需求接着去除部分介电层40，以形成多个接触插塞56分别电连接源极/漏极区域26以及接触插塞58电连接金属栅极22。至此即完成本发明优选实施例制作一鳍状场效晶体管的流程。
[0035]依据本发明的优选实施例，图6所进行的两次热处理制作工艺优选将第一金属层48转化为一金属硅化物52。更具体而言，第一次热处理制作工艺优选将第一金属层48接触外延层28的部分完全转换为具有C49相位的二硅化钛(TiSi2)金属硅化物。而在经过第二次热处理后，C49相位的金属硅化物会进而转换为阻值较低且具有C54相位的金属硅化物。需注意的是，由于仅有与外延层28接触的第一金属层48会转化为金属硅化物52，亦即位于接触洞42底部的第一金属层48会完全转化为金属硅化物52，因此未与外延层28接触的第一金属层48在经过两次热处理制作工艺后将不会被转化为金属硅化物52，且仍以原始金属层型态设于接触洞42、44侧壁。同样地，在接触洞44内，与金属栅极22接触的第一金属层48，在经过两次热处理制作工艺后亦仍为原始金属层型态，而不会被转化为金属石圭化物52。
[0036]其次，由于第二金属层50优选用来避免第三金属层54的金属原子扩散至周围的材料层中并同时增加第三金属层54与介电层40之间的附着力，因此从头到尾均未反应为金属硅化物52。以结构来看，经过两次热处理制作工艺后的第二金属层50优选同时覆盖于金属硅化物52上以及未反应并设于接触洞42、44侧壁的第一金属层48上。
[0037]请再参照图8，本发明另公开一种半导体元件结构，其包含一基底12、至少一金属栅极18设于基底12上、一鳍状结构14设于基底12与金属栅极18之间、一源极/漏极区域26设于邻近金属栅极18的基底12中、一层间介电层32设于基底12上并围绕金属栅极18、多个接触插塞56电连接源极/漏极区域26以及一金属娃化物52设于接触插塞56与源极/漏极区域26之间。依据本发明的优选实施例，金属硅化物52包含一 C54相位的结构。而与金属栅极22相接触的接触插塞58中仍具有二层完整的第一金属层48与第二金属层50。
[0038]此外，半导体元件还包含一外延层28设于金属硅化物52与源极/漏极区域26之间，接触插塞56包含一第一金属层48环绕一第二金属层50及一第三金属层54,且第二金属层50优选直接接触金属娃化物52。在本实施例中，第一金属层48是选自由钛、钴、镍及钼所构成的群组，第二金属层50包含氮化钛，第三金属层54包含钨，但不局限于此。
[0039]综上所述，本发明主要公开一种鳍状场效晶体管(FinFET)制作工艺，其优选于形成金属栅极与接触洞后(post contact)依序以两道热处理制作工艺将接触洞中的金属层形成金属硅化物并由此晶体管的整体效能。更具体而言，本发明优选于形成接触洞后先依序沉积一第一金属层与第二金属层于接触洞内，然后利用第一道热处理制作工艺将接触外延层或源极/漏极区域等含硅区域的第一金属层转换为C49相位的金属硅化物，接着再利用第二道热处理制作工艺将已形成的金属硅化物再次转换为阻值较低且具有C54相位的金属硅化物。之后在不去除任何未反应第一金属层的情况下直接将一第三金属层填入接触洞内，并搭配化学机械研磨制作工艺去除部分第三金属层、第二金属层及第一金属层以形成多个接触插塞电连接源极/漏极区域及金属栅极。
[0040]以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
【主权项】
1.一种制作半导体元件的方法，包含: 提供一基底，该基底包含至少一金属栅极设于其上、一源极/漏极区域设于该金属栅极两侧的基底中以及一层间介电层环绕该金属栅极； 形成多个接触洞于该层间介电层中并暴露出该源极/漏极区域； 形成一第一金属层于该接触洞内； 进行一第一热处理制作工艺；以及 进行一第二热处理制作工艺。2.如权利要求1所述的方法，还包含: 形成一鳍状结构于该基底上；以及 形成该金属栅极于该鳍状结构上。3.如权利要求1所述的方法，其中该第一热处理制作工艺包含一常温退火(soakanneal)制作工艺，且该第二热处理制作工艺包含一峰值退火(spike anneal)制作工艺。4.如权利要求1所述的方法，其中该第一热处理制作工艺的温度介于500°C至600°C。5.如权利要求1所述的方法，其中该第二热处理制作工艺的温度介于600°C至950°C。6.如权利要求1所述的方法，其中该第一热处理制作工艺的时间介于10秒至60秒。7.如权利要求1所述的方法，其中该第二热处理制作工艺的时间介于100毫秒至5秒。8.如权利要求1所述的方法，其中形成该第一金属层后还包含形成一第二金属层。9.如权利要求8所述的方法，其中该第一金属层选自由钛、钴、镍及钼所构成的群组，且该第二金属层包含氮化钛。10.如权利要求8所述的方法，还包含: 形成一外延层于该源极/漏极上； 形成一介电层于该层间介电层上； 形成该多个接触洞于该介电层与该层间介电层中、 形成该第一金属层及该第二金属层于该多个接触洞中； 进行该第一热处理制作工艺及该第二热处理制作工艺以形成一金属硅化物于该外延层上； 形成一第三金属层并填满该多个接触洞； 进行一平坦化制作工艺以部分去除该第三金属层、该第二金属层及该第一金属层。11.如权利要求10所述的方法，其中该第三金属层包含钨。12.如权利要求10所述的方法，其中该金属硅化物包含一C54相位的结构。13.如权利要求1所述的方法，还包含于形成该第一金属层之前进行一预清洗制作工艺。14.一种半导体元件，包含: 基底； 金属栅极设于该基底上； 源极/漏极区域设于邻近该金属栅极的基底中； 层间介电层设于该基底上并围绕该金属栅极； 多个接触插塞电连接该源极/漏极区域；以及 金属硅化物设于该等接触插塞及该源极/漏极区域之间，其中该金属硅化物包含一C54相位的结构。15.如权利要求14所述的半导体元件，还包含一鳍状结构设于该基底与该金属栅极之间。16.如权利要求14所述的半导体元件，还包含一外延层设于该金属硅化物与该源极/漏极区域之间。17.如权利要求14所述的半导体元件，其中该多个接触插塞包含一第一金属层环绕一第二金属层及一第三金属层。18.如权利要求17所述的半导体元件，其中该第二金属层直接接触该金属硅化物。19.如权利要求17所述的半导体元件，其中该第一金属层选自由钛、钴、镍及钼所构成的群组，该第二金属层包含氮化钛，该第三金属层包含钨。
【专利摘要】本发明公开一种制作半导体元件的方法。首先提供一基底，该基底包含至少一金属栅极设于其上、一源极/漏极区域设于金属栅极两侧的基底中以及一层间介电层环绕金属栅极。然后形成多个接触洞于层间介电层中并暴露出源极/漏极区域，形成一第一金属层于接触洞内，进行一第一热处理制作工艺，并接着进行一第二热处理制作工艺。
【IPC分类】H01L29/45, H01L21/28
【公开号】CN105321810
【申请号】CN201410379206
【发明人】洪庆文, 吴家荣, 张宗宏, 林静龄, 李怡慧, 黄志森, 陈意维, 林俊贤
【申请人】联华电子股份有限公司
【公开日】2016年2月10日
【申请日】2014年8月4日
【公告号】US9324610, US20160013104