半导体元件的制作方法
【技术领域】
[0001] 本发明涉及一种半导体元件的制作方法，尤指一种鳍式场效晶体管（以下简称为 FinFieldeffecttransistor，FinFET)兀件的制作方法。
【背景技术】
[0002] 当元件发展至65纳米技术世代后，使用传统平面式的金属氧化物半导体 (metal-〇xide_semiconductor，MOS)晶体管制作工艺已难以持续微缩，因此，现有技术提出 以立体或非平面（non-planar)多栅极晶体管元件如FinFET元件取代平面晶体管元件的解 决途径。
[0003] 现有FinFET兀件先利用蚀刻等方式图案化一娃基板表面的单晶娃层，以于石圭 基板中形成一鳍片状的硅薄膜，并于硅薄膜上形成包覆部分硅薄膜的高介电常数（high dielectricconstant,high-k)绝缘层，与覆盖高介电常数绝缘层的栅极导电层，最后再通 过离子注入制作工艺与回火制作工艺等步骤于未被栅极导电层包覆的鳍片状硅薄膜中形 成源极/漏极。由于FinFET元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有 相当的制作工艺相容性。此外，由于FinFET元件的特殊结构，可省却传统隔离技术如浅沟 隔离（shallowtrenchisolation)等。更重要的是，由于FinFET元件的立体结构增加了 栅极与鳍片状的硅基体的接触面积，因此可增加栅极对于通道区域的载流子控制，从而降 低小尺寸元件面临的由源极引发的能带降低（draininducedbarrierlowering,DIBL)效 应以及短通道效应（shortchanneleffect)。此外，由于FinFET元件中同样长度的栅极具 有更大的通道宽度，因此可获得加倍的漏极驱动电流。
[0004] 如前所述，FinFET元件中同样长度的栅极具有更大的通道宽度，因此，如何产生应 力，以更增加FinFET元件通道区的载流子迁移率（carriermobility)、提升FinFET元件的 速度，是本领域技术人员进一步致力的范畴。
【发明内容】
[0005] 本发明的一目的在于提供一种半导体元件的制作方法，可有效增加通道区的载流 子迁移率，进而更提升半导体元件的速度。
[0006] 为达上述目的，本发明提供一种半导体元件的制作方法。根据该制作方法，首先提 供一基底，该基底上包含有至少一鳍片（fin)层与多个栅极电极。接下来进行一倾斜与扭 转（tiltandtwist)离子注入制作工艺，以于该鳍片层内形成多个掺杂区。在形成该多个 掺杂区之后，进行一蚀刻制作工艺，以移除该多个掺杂区并于该鳍片层内形成多个凹槽。
[0007] 本发明还提供一种半导体元件的制作方法，利用倾斜与扭转离子注入制作工艺于 鳍片层内掺杂区，由于掺杂离子的注入，掺杂区的蚀刻速率异于鳍片层原本材料的蚀刻率。 因此，在后续的蚀刻制作工艺中，可轻易地于鳍片层内沿着掺杂区的轮廓蚀刻并获得具有 特定轮廓的凹槽。此凹槽可在后续制作工艺中作为一选择性应力系统（selectivestrain scheme，SSS)的形成场所，而此选择性应力系统可有效地将应力施加于半导体元件的通道 区。故本发明所提供的半导体元件的制作方法可增加通道区的载流子迁移率，更进一步提 升半导体元件的速度。
【附图说明】
[0008]图1至图6B为本发明所提供的半导体元件的制作方法之一优选实施例的示意图。 [0009] 主要元件符号说明
【具体实施方式】
[0012] 请参阅图1至图6B，图1至图6B为本发明所提供的半导体元件的制作方法的一 优选实施例的示意图。首先请参阅图1、图2A与图2B，图2A为图1中沿A-A'切线获得的 剖面示意图；图2B则为图1中沿B-B'切线获得的剖面示意图。根据本优选实施例所提 供的半导体元件的制作方法，提供一半导体基底100,半导体基底100可包含一硅覆绝缘 (silicon-on-insulator，SOI)基底，其由下而上可依序包含一娃基底、一底部氧化（bottom 〇xide，B0X)层、以及一形成于底部氧化层上的半导体层（图未示），例如一具单晶结构的硅 层。另外，为了提供较好的散热与接地效果，并有助于降低成本与抑制噪声，本优选实施例 提供的半导体基底100也可如图1所不，包含一块娃（bulksiIicon)基底。
[0013] 请继续参阅图1至图2B。接下来于半导体基底100上形成一图案化硬掩模（图未 示），用以定义至少一多栅极晶体管元件的鳍片（fin)层。随后进行一蚀刻制作工艺，用以 移除半导体基底1〇〇的部分半导体层，而于半导体基底1〇〇上形成至少一图案化半导体层， 即一鳍片层106。值得注意的是，本优选实施例中，鳍片层106具有一（100)的晶格方向。
[0014] 请仍然参阅图1至图2B。在完成鳍片层106的制作后，移除图案化硬掩模。接下 来于半导体基底100上依序形成一介电层110、一栅极导电层112与一图案化硬掩模114。 随后利用图案化硬掩模114图案化上述介电层110与栅极导电层112,而于半导体基底100 上形成多个栅极电极116。如图2A，图2B所示，栅极电极116覆盖部分鳍片层106,且栅极 电极116与之延伸方向与鳍片层106的延伸方向垂直。栅极介电层110可包含现有介电材 料如氧化硅（SiO)、氮化硅（SiN)、氮氧化硅（SiON)等介电材料。而在本优选实施例中，栅 极介电层110还可包含高介电常数（high-K)材料，例如氧化铪（HfO)、硅酸铪（HfSiO)或、 错、错、镧等金属的金属氧化物或金属娃酸盐（metalsilicates)等，但不限于此。另外，当 本优选实施例的栅极介电层110采用high-K材料时，本发明可与金属栅极（metalgate) 制作工艺整合，以提供足以匹配high-K栅极介电层的控制电极。据此，栅极电极116可配 合金属栅极的前栅极（gate-first)制作工艺或后栅极（gate-last)制作工艺采用不同的 材料。举例来说，当本优选实施例与前栅极制作工艺整合时，栅极导电层112可包含金属如 钽（Ta)、钛（Ti)、钌（Ru)、钥（Mo)、或上述金属的合金、金属氮化物如氮化钽（TaN)、氮化钛 (TiN)、氮化钥（MoN)等、金属碳化物如碳化钽（TaC)等。且该多个金属的选用以所欲获得 的多栅极晶体管元件的导电型式为原则，即以满足N型或P型晶体管所需功函数要求的金 属为选用原则，且栅极导电层112可为单层结构或复合层（multi-layered)结构。而当本 优选实施例与后栅极制作工艺整合时，栅极导电层112作为一虚置栅极（du_ygate)，其 可包含半导体材料如多晶硅等。
[0015] 请继续参阅图1至图2B。在完成栅极电极116的制作后，本优选实施例可依需要于 鳍片层106内形成一源极/漏极延伸区域（source/drainextensionregion)(图未示）。 而在形成源极/漏极延伸区域之后，于栅极电极116的两相对侧壁形成侧壁子118,且侧壁 子118可以是单层结构或复合层结构。
[0016] 接下来请参阅图3。图3为一离子注入制作工艺中一离子束与一半导体晶片倾斜 与扭转角度示意图。如图3所示，一离子束10以一倾斜角度0与一扭转角度9入射并撞 击一半导体晶片20。倾斜角度0定义为入射离子束10与一半导体晶片表面垂直轴30之 间的角度，而扭转角度中则定义为平面A与平面B之间的角度。平面A为入射离子束