电容器件及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种电容器件及其形成方法。

背景技术：

金属-氧化物-半导体结构电容器(mosvaractor)被广泛应用于逻辑电路或闪存存储器电路中，用于防止噪音和模拟器件的频率解调。

现有的金属-氧化物-半导体结构电容器包括：半导体基底；位于所述半导体基底内的阱区；位于所述半导体基底内的隔离结构，且所述隔离结构包围所述阱区；位于所述阱区表面的栅极结构；位于所述栅极结构两侧的阱区内的掺杂区，所述掺杂区和阱区内具有相同导电类型的掺杂离子。其中，所述栅极结构包括位于半导体基底上的栅介质层、以及位于栅介质层表面的栅极层。所述栅极层和阱区作为电容器的电极，而位于栅极层和阱区之间的栅介质层作为电容器两电极之间的介质层。

为了缩小半导体器件的尺寸、提高半导体器件的密度，能够基于鳍式结构形成金属-氧化物-半导体结构电容器。具体的，上述半导体基底包括衬底以及位于衬底表面的鳍部；所述隔离结构位于衬底表面，而所述阱区形成于所述鳍部内；所述栅极结构横跨于所述鳍部侧壁和顶部表面。

然而，随着半导体器件的密度不断提高，依旧给金属-氧化物-半导体结构电容器的性能带来了不良影响，有待进一步改进。

技术实现要素：

本发明解决的问题是提供一种电容器件及其形成方法，所述电容器的性能改善。

为解决上述问题，本发明提供一种电容器件的形成方法，包括：衬底，所述衬底包括有源区；位于所述衬底的有源区表面的主栅极结构、以及分别位于主栅极结构两侧的第一伪栅极结构；分别位于所述主栅极结构两侧的衬底有源区内的掺杂区，所述掺杂区位于相邻主栅极结构和第一伪栅极结构之 间；分别位于所述主栅极结构两侧的第一导电结构，所述第一导电结构位于主栅极结构一侧的掺杂区表面和第一伪栅极结构表面。

可选的，所述第一导电结构包括：位于掺杂区表面的第一导电插塞、以及位于第一导电插塞顶部表面和第一伪栅极结构顶部表面的第一导电层。

可选的，还包括：位于所述衬底内的隔离结构，所述隔离结构包围所述有源区。

可选的，还包括：位于所述隔离结构表面的第二伪栅极结构。

可选的，还包括：位于所述隔离结构表面的第二导电结构，所述第二导电结构位于所述第一伪栅极结构和第二伪栅极结构之间。

可选的，所述第二导电结构与所述第二伪栅极结构电连接。

可选的，所述第二导电结构与所述第一导电结构或所述第一伪栅极结构电连接。

可选的，所述掺杂区包括：位于所述主栅极结构两侧的衬底内的开口；位于所述开口内的外延层。

可选的，所述外延层的材料为硅锗，所述外延层内掺杂有p型离子；所述外延层的材料为磷化硅或碳化硅，所述外延层内掺杂有n型离子。

可选的，还包括：位于所述衬底有源区内的第一阱区，所述第一阱区内掺杂有第一类型离子；所述第一类型离子为p型离子或n型离子。

可选的，所述掺杂区内掺杂有第一类型离子。

可选的，位于所述第一阱区底部的衬底内的第二阱区，所述第二阱区内掺杂有第二类型离子；所述第二类型离子为n型离子或p型离子。

可选的，还包括：位于第一阱区和第二阱区之间的深阱区，所述深阱区内掺杂有第一类型离子。

可选的，还包括：位于所述衬底表面的层间介质层；所述主栅极结构、第一伪栅极结构和第一导电结构位于所述层间介质层内。

可选的，所述主栅极结构包括：位于衬底表面的主栅介质层、以及位于 主栅介质层表面的主栅极层。

可选的，所述主栅介质层的材料为高k介质材料；所述主栅极层的材料为金属。

可选的，所述衬底包括：基底、以及位于基底表面的鳍部；在所述鳍部内形成所述有源区；所述隔离结构位于所述基底表面以及部分鳍部的侧壁表面，且所述隔离结构的表面低于所述鳍部的表面。

相应的，本发明还提供一种采用上述任一项方法所形成的电容器件，包括：提供衬底，所述衬底包括有源区；在所述衬底的有源区表面形成主栅极结构、以及分别位于主栅极结构两侧的第一伪栅极结构；在所述主栅极结构两侧的衬底有源区内分别形成掺杂区，所述掺杂区位于相邻主栅极结构和第一伪栅极结构之间；在所述主栅极结构两侧分别形成第一导电结构，所述第一导电结构位于主栅极结构一侧的掺杂区表面和第一伪栅极结构表面。

可选的，所述主栅极结构和第一伪栅极结构的形成步骤包括：在所述衬底的有源区表面形成第一替代栅结构、以及分别位于第一替代栅结构两侧的第二替代栅结构；在所述衬底表面形成第一介质层，所述第一介质层覆盖所述第一替代栅结构和第二替代栅结构的侧壁，且所述第一介质层暴露出所述第一替代栅结构和第二替代栅结构的顶部表面；去除所述第一替代栅结构以在第一介质层内形成第一开口，并去除所述第二替代栅结构以在第一介质层内形成第二开口；在所述第一开口内形成主栅极结构，并在所述第二开口内形成第一伪栅极结构。

可选的，所述第一导电结构的形成步骤包括：在所述主栅极结构、第一伪栅极结构和第一介质层表面形成第二介质层；分别在所述主栅极结构两侧的第二介质层和第一介质层内形成第一通孔，所述第一通孔暴露出所述掺杂区表面和第一伪栅极结构表面；在所述第一通孔内形成第一导电结构。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的结构中，所述主栅极结构两侧的掺杂区表面分别具有第一导电结构，且所述第一导电结构还位于第一伪栅极结构表面，因此，能够实现所述掺杂区和第一伪栅极结构之间的电连接。其中，所述伪栅极结构用于在制 程中，提高主栅极结构和伪栅极结构的分布均匀性。当对所述第一导电结构施加偏压时，所述伪栅极结构与所述第一导电结构的电压相同，则所述伪栅极结构与第一导电结构之间不具有电势差。因此，能够消除所述第一导电结构与伪栅极结构之间因电势差而产生的寄生电容，以此提高电容器的品质因数，改善调谐比稳定性。

本发明的形成方法中，在所述主栅极结构两侧的掺杂区表面分别形成第一导电结构，且所述第一导电结构还位于第一伪栅极结构表面，从而实现所述掺杂区和第一伪栅极结构之间的电连接。而在所述电容器的形成过程中，所述伪栅极结构能够提高主栅极结构和伪栅极结构的分布均匀性。由于所述第一导电结构与掺杂区和伪栅极结构电连接，当对所述第一导电结构施加偏压时，所述伪栅极结构与所述第一导电结构的电压相同，则所述伪栅极结构与第一导电结构之间不具有电势差，从而能够消除所述第一导电结构与伪栅极结构之间因电势差而产生的寄生电容。因此，所形成的电容器的品质因数提高，调谐比稳定性得到改善。

附图说明

图1是一种电容器实施例的剖面结构示意图；

图2至图9是本发明实施例的电容器件的形成过程的结构示意图。

具体实施方式

如背景技术所述，随着半导体器件的密度不断提高，依旧给金属-氧化物-半导体结构电容器的性能带来了不良影响，有待进一步改进。

请参考图1，图1是一种电容器实施例的剖面结构示意图，包括：衬底100，所述衬底100表面具有鳍部101，所述鳍部101内具有阱区108；位于所述衬底100表面和鳍部101的部分侧壁表面的隔离结构102，所述隔离结构102的表面低于所述鳍部101的顶部表面；横跨于所述鳍部101上的主栅极结构103和若干伪栅极结构104，所述伪栅极结构104位于所述主栅极结构103两侧，所述主栅极结构103和伪栅极结构104位于所述鳍部101的部分顶部和侧壁表面；位于主栅极结构103和伪栅极结构104之间的鳍部101的阱区108内的外延层105，所述外延层105内掺杂有p型离子或n型离子，且所述 阱区108与外延层105内的掺杂离子类型相同；位于所述隔离层102、鳍部101、主栅极结构103和伪栅极结构104表面的介质层106；位于所述介质层106内的导电插塞107，所述导电插塞107分别位于所述主栅极结构103两侧的外延层105表面。

其中，所述阱区108和主栅极结构103内的栅极层作为电容器的两个电极，而主栅极结构103的栅介质层作为电容器电极间的电容介质层。所述伪栅极结构104用于提高栅极结构分布的均匀性，以保证在形成所述介质层106的过程中，化学机械抛光工艺所形成的表面平坦，以此提高所形成的介质层106的质量。其次，所述伪栅极结构104能够作为形成所述外延层105的掩膜，并且能够限制外延层105的生长，避免外延工艺形成的所述外延层105尺寸过大而与其它半导体结构之间发生桥接。

然而，随着半导体器件的密度提高，相邻主栅极结构103和伪栅极结构104之间的距离缩小，而相邻主栅极结构103和伪栅极结构104之间还具有导电插塞107，则所述导电插塞107与主栅极结构103之间的距离较小，且所述导电插塞107与所述伪栅极结构104之间的距离较小。对于所形成的电容器来说，相邻的主栅极结构103或伪栅极结构104与导电插塞107之间的距离越小，则所述主栅极结构103或伪栅极结构104与导电插塞107之间的所产生的寄生电容越大，则电容器的调谐比稳定性(tuningratiostability)越差，电容器的品质因数(qualityfactor)越低。由所述电容器制造的射频(ratiofrequency，简称rf)器件性能较差。

为了解决上述问题，本发明提供一种电容器件及其形成方法。所述电容器件的形成方法包括：衬底，所述衬底包括有源区；位于所述衬底的有源区表面的主栅极结构、以及分别位于主栅极结构两侧的第一伪栅极结构；分别位于所述主栅极结构两侧的衬底有源区内的掺杂区，所述掺杂区位于相邻主栅极结构和第一伪栅极结构之间；分别位于所述主栅极结构两侧的第一导电结构，所述第一导电结构位于主栅极结构一侧的掺杂区表面和第一伪栅极结构表面。

其中，所述主栅极结构两侧的掺杂区表面分别具有第一导电结构，且所述第一导电结构还位于第一伪栅极结构表面，因此，能够实现所述掺杂区和 第一伪栅极结构之间的电连接。其中，所述伪栅极结构用于在制程中，提高主栅极结构和伪栅极结构的分布均匀性。当对所述第一导电结构施加偏压时，所述伪栅极结构与所述第一导电结构的电压相同，则所述伪栅极结构与第一导电结构之间不具有电势差。因此，能够消除所述第一导电结构与伪栅极结构之间因电势差而产生的寄生电容，以此提高电容器的品质因数，改善调谐比稳定性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图9是本发明实施例的电容器件的形成过程的结构示意图。

请参考图2，提供衬底，所述衬底包括有源区。

在本实施例中，所述有源区用于形成电容器件。

所述衬底的有源区内的还具有第一阱区203，所述第一阱区203内掺杂有第一类型离子；所述第一类型离子为p型离子或n型离子。所述第一阱区203用于作为所形成的电容器件的一侧电极。在本实施例中，所述第一阱区203内掺杂有n型离子。

在所述第一阱区203底部的衬底内，还具有第二阱区204，所述第二阱区204内掺杂有第二类型离子，使所述第二阱区204与所述第一阱区203反型；所述第二类型离子为n型离子或p型离子。所述第二阱区204用于隔离所述第一阱区203。在本实施例中，所述第二阱区204内掺杂有p型离子。

在所述第一阱区203和第二阱区204之间，还具有深阱区205，所述深阱区205内掺杂有第一类型离子，即所述深阱区205与所述第一阱区203同型、且与所述第二阱区204反型。所述深阱区205的掺杂浓度低于所述第一阱区203的掺杂浓度，用于作为所述第一阱区203的延伸区域，避免在靠近有源区表面的区域内产生漏电流。在本实施例中，所述深阱区205内掺杂有n型离子。

在本实施例中，所述衬底内还具有隔离结构202，所述隔离结构202包围所述有源区。所述隔离结构202的材料为绝缘材料，所述绝缘材料包括氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为2.5～3.9)和超低k介质 材料(介电系数小于2.5)中的一种或多种组合。所述隔离结构202用于使所述有源区与衬底其它区域隔离。

在本实施例中，所述电容器件基于鳍式结构形成。所述衬底包括：基底200、以及位于基底200表面的鳍部201；在所述鳍部201内形成所述有源区；所述隔离结构202位于所述基底200表面以及部分鳍部201的侧壁表面，且所述隔离结构202的表面低于所述鳍部201的表面。

所述基底200和鳍部201的形成步骤包括：提供初始基底；在所述初始基底的部分表面形成第一掩膜层，所述第一掩膜层覆盖需要形成鳍部201的对应位置和形状；以所述第一掩膜层为掩膜，刻蚀所述初始基底，形成所述基底200和鳍部201。

所述初始基底为硅衬底、锗衬底和硅锗衬底。在本实施例中，所述初始基底为单晶硅衬底，即所述鳍部201和基底200的材料为单晶硅。

所述第一掩膜层的形成步骤包括：在所述初始基底表面形成掩膜材料膜；在所述掩膜材料膜表面形成第一图形化层；以第一图形化层为掩膜刻蚀所述掩膜材料膜直至暴露出初始基底表面为止，形成所述第一掩膜层。在本实施例中，在形成所述鳍部201之后去除所述第一掩膜层。在其它实施例中，在后续形成隔离结构202之后去除所述第一掩膜层。

在一实施例中，所述第一图形化层为图形化的光刻胶层，所述第一图形化层采用涂布工艺和光刻工艺形成。在另一实施例中，为了缩小所述鳍部201的特征尺寸、以及相邻鳍部201之间的距离，所述第一图形化层采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(self-aligneddoublepatterned，sadp)工艺、自对准三重图形化(self-alignedtriplepatterned)工艺、或自对准四重图形化(self-aligneddoubledoublepatterned，saddp)工艺。

刻蚀所述初始基底的工艺为各向异性的干法刻蚀工艺。所述鳍部201的侧壁相对于基底200的表面垂直或倾斜，且当所述鳍部201的侧壁相对于基底200表面倾斜时，所述鳍部201的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部201的侧壁相对于基底200表面倾斜。

所述第一阱区203、第二阱区204或深阱区205采用离子注入工艺形成；且所述第一阱区203、第二阱区204或深阱区205能够在形成所述鳍部201之前或之后形成。

在另一实施例中，所述鳍部201通过刻蚀形成于基底200表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述基底200表面。所述基底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或iii-v族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述半导体层的材料为硅、锗、碳化硅或硅锗，即所形成的鳍部201材料能够为硅、锗、碳化硅或硅锗。

在一实施例中，在后续形成所述隔离结构202之前，还包括在所述基底200和鳍部201表面形成衬垫氧化层。所述衬垫氧化层的形成工艺为原位蒸汽生成(in-situsteamgeneration，简称issg)工艺。所述原位蒸汽生成工艺的参数包括：温度为700℃～1200℃，气体包括氢气和氧气，氧气流量为1slm～50slm，氢气流量为1slm～10slm，时间为20秒钟～10分钟。

所述隔离结构202的形成步骤包括：在所述基底200和鳍部201表面形成隔离膜；平坦化所述隔离膜；在平坦化所述隔离膜之后，回刻蚀所述隔离膜直至暴露出部分鳍部201侧壁为止。

在本实施例中，所述隔离结构202的材料为氧化硅；所述隔离结构202的厚度是所述鳍部201高度的1/4～1/2。所述隔离膜的形成工艺为流体化学气相沉积工艺(fcvd，flowablechemicalvapordeposition)。在其它实施例中，所述隔离膜还能够采用其它化学气相沉积工艺或物理气相沉积工艺形成；所述其它化学气相沉积工艺包括等离子体增强化学气相沉积工艺(pecvd)或高深宽比化学气相沉积工艺(harp)。

所述平坦化工艺为化学机械抛光工艺(cmp)。回刻蚀所述隔离膜的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺。在一实施例中，在形成所述隔离结构202之后，去除暴露出的衬垫氧化层。

后续在所述衬底的有源区表面形成主栅极结构、以及分别位于主栅极结构两侧的第一伪栅极结构。在本实施例中，所述主栅极结构和第一伪栅极结 构均为高k金属栅结构，所述主栅极结构和第一伪栅极结构采用后栅工艺形成。以下将结合图3至图6对主栅极结构和第一伪栅极结构的形成过程进行说明。

请参考图3，在所述衬底的有源区表面形成第一替代栅结构206、以及分别位于第一替代栅结构206两侧的第二替代栅结构207。

所述第一替代栅结构206用于为后续形成的主栅极结构占据空间和位置；所述第二替代结构207用于为后续形成的第一伪栅极结构占据空间和位置。在本实施例中，位于所述第一替代栅结构206两侧的隔离结构202表面还具有第三替代栅结构208，所述第三替代栅结构208用于为后续形成的第二伪栅极结构占据空间和位置。

所述第二替代栅结构206和第三替代栅结构208用于提高栅极结构的密度和均匀性；以此保证在后续形成第一介质层的过程中，经过抛光工艺形成的第一介质层表面平坦，还能够在后续形成主栅极结构的栅极层时，避免栅极层的材料残留于所述第一介质层表面。因此，所述第一介质层、以及后续形成于第一介质层表面的第二介质层的电隔离能力良好，有利于减少电容器件之间的漏电流。

所述第一替代栅结构206、第二替代栅结构207和第三替代栅结构208包括：替代栅极。所述替代栅极的材料为多晶硅；所述侧墙的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种组合。而且，所述第一替代栅结构206、第二替代栅结构207和第三替代栅结构208的侧壁表面还具有侧墙。

在本实施例中，所述替代栅极与所述衬底有源区之间还具有替代栅介质层。所述替代栅介质层的材料为氧化硅。所述替代栅介质层在后续去除所述替代栅极时，用于保护所述衬底的有源区表面，减少所述衬底有源区表面受到的损伤。在其它实施例中，所述替代栅极能够直接形成于衬底的有源区表面。

第一替代栅结构206、第二替代栅结构207和第三替代栅结构208的形成步骤包括：在所述隔离结构202和鳍部201表面形成替代栅极膜；对所述替代栅极膜进行平坦化；在所述平坦化工艺之后，在所述替代栅极膜表面形成 第二掩膜层，所述第二掩膜层覆盖需要形成替代栅极层的位置和形状；以所述第二掩膜层为掩膜，刻蚀所述替代栅极膜，直至暴露出隔离结构202和鳍部201表面为止，形成替代栅极层。

所述侧墙的形成步骤包括：采用沉积工艺在所述替代栅极层表面形成侧墙膜；回刻蚀所述侧墙膜直至暴露出鳍部201和隔离结构202表面为止，形成侧墙。

所述第二掩膜层能够为图形化的光刻胶层或者为硬掩膜层；所述硬掩膜层的材料包括氮化硅、氮化钛和氮化钽中的一种或多种。刻蚀所述替代栅极膜的工艺为各向异性的干法刻蚀工艺。

在本实施例中，在形成替代栅极膜之前，在所述隔离层202和鳍部201表面形成替代栅介质层。在一实施例中，在刻蚀所述替代栅极膜之后，刻蚀所述替代栅介质层，直至暴露出鳍部201和隔离结构202表面为止。在另一实施例中，在刻蚀所述替代栅极膜之后，不刻蚀所述替代栅介质层。

请参考图4，在所述第一替代栅结构206两侧的衬底有源区内分别形成掺杂区，所述掺杂区位于相邻第一替代栅结构206和第二替代栅结构207之间。

所述掺杂区内掺杂有第一类型离子。所述掺杂区的掺杂类型与第一阱区203相同，所述掺杂区用于减小后续形成的第一导电结构与所述第一阱区203之间的接触电阻。

在本实施例中，所述掺杂区包括：在所述第一替代栅结构206两侧的衬底内形成开口；在所述开口内形成外延层213；在所述外延层213内掺杂第一类型离子。而且，所述外延层213内掺杂的第一类型离子的浓度高于第一阱区203内的第一类型离子的浓度。

在本实施例中，所述外延层213内掺杂有n型离子，所述外延层213的材料为磷化硅，且所述磷化硅的晶格结构为闪锌矿结构。在另一实施例中，所述外延层213内掺杂有n型离子，所述外延层213的材料为碳化硅。在其它实施例中，所述外延层213内掺杂有p型离子，且所述外延层213的材料为硅锗。

所述外延层213的形成步骤包括：在所述衬底表面形成第三掩膜层，所 述第三掩膜层暴露出有源区的鳍部201、第一替代栅结构206和第二替代栅结构207；以所述第三掩膜层、第一替代栅结构206和第二替代栅结构207为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述鳍部201，在所述鳍部201内形成开口；采用选择性外延沉积工艺在所述开口内形成外延层213。

在一实施例中，所述第三掩膜层为图形化的光刻胶层。在另一实施例中，所述第三掩膜层为经过图形化的氮化硅层。

在采用选择性外延沉积工艺形成所述外延层213时，能够采用原位掺杂工艺在所述外延层213内掺杂第一类型离子。在其它实施例中，能够在形成所述外延层之后，采用离子注入工艺在所述外延层213内掺杂第一类型离子。

在形成所述掺杂区的过程中，所述第一替代栅结构206和第二替代栅结构207与所述第三掩膜层共同作为掩膜，从而允许所述第三掩膜层打开较大的区域，降低了对第三掩膜层的图形精度要求。

请参考图5，在所述衬底表面形成第一介质层209，所述第一介质层209覆盖所述第一替代栅结构206和第二替代栅结构207的侧壁，且所述第一介质层209暴露出所述第一替代栅结构206和第二替代栅结构207的顶部表面。

第一介质层209的形成步骤包括：在所述隔离结构202、鳍部201、第一替代栅结构206、第二替代栅结构207和第三替代栅结构208的表面形成介质膜；平坦化所述介质膜直至暴露出所述第一替代栅结构206、第二替代栅结构207和第三替代栅结构208的顶部表面为止，形成所述第一介质层209。

所述介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述介质层203的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔sicoh)。

在本实施例中，所述第一介质层209的材料为氧化硅；所述介质膜的形成工艺为流体化学气相沉积(flowablechemicalvapordeposition，简称fcvd)工艺、高密度等离子沉积(highdensityplasma，简称hdp)工艺、等离子体增强沉积工艺中的一种或多种。

在本实施例中，所述流体化学气相沉积工艺的步骤包括：在所述基底200 和鳍部201表面形成前驱介质膜；进行退火工艺，使前驱介质膜固化，形成所述介质膜。所述前驱介质膜的材料为含硅的可流动材料；所述可流动材料能够为含si-h键、si-n键和si-o键中的一种或多种聚合的聚合体。所述前驱介质膜的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。

所述流体化学气相沉积工艺中的退火工艺能够为湿法退火工艺或干法退火工艺；所述退火工艺的参数包括：温度小于或等于600℃，退火气体包括h2、o2、n2、ar和he中的一种或多种组合，退火时间为5秒～1分钟。其中，当退火气体包括h2和o2时，所述退火工艺为湿法退火工艺。

请参考图6，去除所述第一替代栅结构206(如图4所示)以在第一介质层209内形成第一开口，并去除所述第二替代栅结构207以在第一介质层209内形成第二开口；在所述第一开口内形成主栅极结构210，并在所述第二开口内形成第一伪栅极结构211。

在本实施例中，所述隔离结构202的表面还具有第三替代栅结构208，在去除第一替代栅结构206、第二替代栅结构207的同时，去除第三替代栅结构208，并在第一介质层209内形成第三开口。去除所述第一替代栅结构206、第二替代栅结构207和第三替代栅结构208的步骤包括去除替代栅极。在本实施例中，由于所述第一替代栅结构206、第二替代栅结构207和第三替代栅结构208的替代栅极与衬底有源区之间还具有替代栅介质层，在去除所述替代栅极之后，还包括去除第一开口、第二开口和第三开口底部暴露出的替代栅介质层。

去除所述替代栅极的工艺为干法刻蚀工艺和湿法刻蚀工艺中的一种或两种组合；其中，所述干法刻蚀工艺为各向同性的干法刻蚀工艺。

在本实施例中，所述替代栅极的材料为多晶硅，去除所述替代栅极的工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的参数包括：气体包括碳氟气体、hbr和cl2中的一种或两种、以及载气，所述碳氟气体包括cf4、chf3、ch2f2或ch3f，所述载气为惰性气体，例如he，气体流量为50sccm～400sccm，压力为3毫托～8毫托。在另一实施例中，去除所述替代栅极的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。

在本实施例中，所述替代栅介质层的材料为氧化硅，去除所述替代栅介质层的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺。当采用湿法刻蚀工艺去除所述替代栅介质层时，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。当采用各向同性的干法刻蚀工艺去除所述替代栅介质层时，所述各向同性的干法刻蚀工艺能够为siconi工艺。

在本实施例中，由于通过去除隔离结构202表面的第三替代栅结构208，在第一介质层209内形成第三开口，则在形成所述主栅极结构210和第一伪栅极结构211的同时，在所述第三开口内形成第二伪栅极结构212，形成位于所述隔离结构202表面的第二伪栅极结构212。

所述主栅极结构210包括：位于衬底表面的主栅介质层、以及位于主栅介质层表面的主栅极层。其中，所述主栅介质层的材料为高k介质材料；所述主栅极层的材料为金属。

在形成所述主栅极结构210的同时，形成所述第一伪栅极结构211和第二伪栅极结构212，所述第一伪栅极结构211和第二伪栅极结构212包括：位于衬底表面的伪栅介质层、以及位于伪栅介质层表面的伪栅极层。而且，所述伪栅介质层的材料为高k介质材料；所述伪栅极层的材料为金属。

所述主栅极结构210、第一伪栅极结构211和第二伪栅极结构212的形成步骤包括：在所述第一介质层209表面、以及第一开口、第二开口和第三开口的内壁表面形成栅介质膜；在形成栅介质膜之后，形成填充满所述第一开口、第二开口和第三开口的栅极膜；平坦化所述栅极膜和栅介质膜直至暴露出所述第一介质层209表面为止，形成所述主栅极结构210、第一伪栅极结构211和第二伪栅极结构212。

在一实施例中，在形成所述栅介质膜之前，还包括在所述第一开口、第二开口和第三开口暴露出的鳍部201表面形成栅氧层，所述栅介质膜形成于所述栅氧层表面。

所述主栅介质层和伪栅介质层的材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述栅介质膜的形成工艺为化学气相沉积工艺或原子层沉积工艺。 所述主栅介质层和伪栅介质层的厚度为5埃～10埃。

所述主栅极层和伪栅极层的材料为钨、铝或铜。所述栅极膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、电镀工艺或化学镀工艺。平坦化所述栅极膜的工艺为化学机械抛光工艺(cmp)。

后续在所述主栅极结构210两侧分别形成第一导电结构，所述第一导电结构位于主栅极结构210一侧的掺杂区表面和第一伪栅极结构211表面。以下将结合图7至图9对第一导电结构的形成过程进行说明。

请参考图7，在所述主栅极结构210、第一伪栅极结构211和第一介质层209表面形成第二介质层214。

在本实施例中，所述第一介质层209和第二介质层214构成位于所述衬底表面的层间介质层；所述主栅极结构210、第一伪栅极结构211以及后续形成的第一导电结构位于所述层间介质层内。

所述第二介质层214的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第二介质层214的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔sicoh)。

在本实施例中，所述第二介质层214的材料为氧化硅；所述第二介质层214的形成工艺为高密度等离子沉积工艺或等离子体增强沉积工艺中的一种或多种。采用高密度等离子沉积工艺或等离子体增强沉积工艺形成的第二介质层214较为致密，有利于在后续形成第一导电结构的过程中，保持所述第二介质层214的形貌稳定。

请参考图8和图9，图8是图9沿aa’方向的剖面结构示意图，分别在所述主栅极结构210两侧的第二介质层214和第一介质层209内形成第一通孔，所述第一通孔暴露出所述掺杂区表面和第一伪栅极结构211表面；在所述第一通孔内形成第一导电结构215。

需要说明的是，图9是忽略隔离结构202、第一介质层209和第二介质层214的俯视结构示意图。

由于所形成的第一导电结构215位于主栅极结构210一侧的掺杂区表面和第一伪栅极结构211表面，即所述第一导电结构215同时与主栅极层和掺杂区电连接，当对所述第一导电结构215施加偏压时，能够使所述主栅极层和第一导电结构215具有相同的电压，以此能够消除所述主栅极层和第一导电结构215之间的电势差，从而能够防止所述主栅极层和第一导电结构215之间产生寄生电容。因此，所形成的电容器件的品质因数提高、稳定性改善。

在本实施例中，所述第一导电结构215包括：位于掺杂区表面的第一导电插塞、以及位于第一导电插塞顶部表面和第一伪栅极结构211顶部表面的第一导电层。

在本实施例中，所述第二介质层214和第一介质层209内还具有位于所述隔离结构202表面的第二导电结构216，所述第二导电结构216位于所述第一伪栅极结构211和第二伪栅极结构212之间。所述第二导电结构216与所述第二伪栅极结构212电连接；此外，所述第二导电结构216还能够与所述第一导电结构215或所述第一伪栅极结构211电连接。

所述第二导电结构216包括：位于隔离结构202表面的第二导电插塞、以及第二导电插塞顶部的第二导电层。所述第二导电层与所述第二伪栅极结构212、第一伪栅极结构211或第一导电层相连接。在本实施例中，所述第一导电层还位于所述第二导电插塞的顶部表面，使所述第一导电层与所述第二导电结构电连接。

在本实施例中，所述第一导电结构215和第二导电结构216的形成步骤包括：采用刻蚀工艺在所述第一介质层209和第二介质层214内形成第一通孔和第二通孔，所述第一通孔位于主栅极结构210和第一伪栅极结构211之间，所述第二通孔位于第一伪栅极结构211和第二伪栅极结构212之间，且所述第一通孔暴露出掺杂区表面，所述第二通孔暴露出所述隔离结构202表面；在所述第二介质层内形成第一沟槽和第二沟槽，所述第一沟槽与所述第一通孔贯通，且所述第一沟槽暴露出所述第一伪栅极结构211的顶部表面，所述第二沟槽与所述第二通孔贯通；在所述第二介质层214表面、以及第一沟槽、第二沟槽、第一通孔和第二通孔内形成填充满所述第一沟槽、第二沟槽、第一通孔和第二通孔的导电膜；平坦化所述导电膜直至暴露出所述第二 介质层214表面为止，形成第一导电结构215和第二导电结构216。

其中，位于第一通孔内的导电膜形成第一导电插塞，位于第二通孔内的导电膜形成第二导电插塞，位于第一沟槽内的导电膜形成第一导电层，位于第二沟槽内的导电膜形成第二导电层。

所述第一导电结构215和第二导电结构216的材料包括铜、钨或铝。所述导电膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、电镀工艺或化学镀工艺。所述第一通孔、第二通孔、第一开口和第二开口的形成工艺包括各向异性的干法刻蚀工艺。

综上，本实施例中，在所述主栅极结构两侧的掺杂区表面分别形成第一导电结构，且所述第一导电结构还位于第一伪栅极结构表面，从而实现所述掺杂区和第一伪栅极结构之间的电连接。而在所述电容器的形成过程中，所述伪栅极结构能够提高主栅极结构和伪栅极结构的分布均匀性。由于所述第一导电结构与掺杂区和伪栅极结构电连接，当对所述第一导电结构施加偏压时，所述伪栅极结构与所述第一导电结构的电压相同，则所述伪栅极结构与第一导电结构之间不具有电势差，从而能够消除所述第一导电结构与伪栅极结构之间因电势差而产生的寄生电容。因此，所形成的电容器的品质因数提高，调谐比稳定性得到改善。

相应的，本发明还提供一种采用上述方法所形成的电容器件，请继续参考图8和图9，包括：衬底，所述衬底包括有源区；位于所述衬底的有源区表面的主栅极结构210、以及分别位于主栅极结构210两侧的第一伪栅极结构211；分别位于所述主栅极结构210两侧的衬底200有源区内的掺杂区，所述掺杂区位于相邻主栅极结构210和第一伪栅极结构211之间；分别位于所述主栅极结构210两侧的第一导电结构215，所述第一导电结构215位于主栅极结构210一侧的掺杂区表面和第一伪栅极结构211表面。

以下将结合附图进行说明。

所述衬底包括：基底200、以及位于基底200表面的鳍部201；在所述鳍部201内形成所述有源区；所述隔离结构202位于所述基底200表面以及部分鳍部201的侧壁表面，且所述隔离结构202的表面低于所述鳍部201的表 面。

在本实施例中，所述第一导电结构215包括：位于掺杂区表面的第一导电插塞、以及位于第一导电插塞顶部表面和第一伪栅极结构211顶部表面的第一导电层。

本实施例的电容器件还包括：位于所述衬底内的隔离结构202，所述隔离结构202包围所述有源区；位于所述隔离结构202表面的第二伪栅极结构212；位于所述隔离结构202表面的第二导电结构216，所述第二导电结构216位于所述第一伪栅极结构211和第二伪栅极结构212之间。

所述第二导电结构216与所述第二伪栅极结构212电连接。所述第二导电结构216还能够与所述第一导电结构215或所述第一伪栅极结构211电连接。

在本实施例中，所述掺杂区包括：位于所述主栅极结构210两侧的衬底内的开口；位于所述开口内的外延层213，所述外延层213内掺杂有第一类型离子。

在本实施例中，所述外延层213的材料为磷化硅或碳化硅，所述外延层213内掺杂有n型离子。在另一实施例中，所述外延层213的材料为硅锗，所述外延层213内掺杂有p型离子。

所述衬底的有源区内具有第一阱区203，所述第一阱区203内掺杂有第一类型离子；所述第一类型离子为p型离子或n型离子；所述第一阱区203底部的衬底内具有第二阱区204，所述第二阱区204内掺杂有第二类型离子；所述第二类型离子为n型离子或p型离子。在本实施例中，第二阱区204内掺杂有p型离子。

所述第一阱区203和第二阱区204之间还具有深阱区205，所述深阱区205内掺杂有第一类型离子。在本实施例中，所述深阱区205内掺杂有n型离子。

在本实施例中，所述衬底表面还具有层间介质层；所述主栅极结构210、第一伪栅极结构211和第一导电结构215位于所述层间介质层内。

所述主栅极结构210包括：位于衬底表面的主栅介质层、以及位于主栅介质层表面的主栅极层。所述主栅介质层的材料为高k介质材料；所述主栅极层的材料为金属。

综上，本实施例中，所述主栅极结构两侧的掺杂区表面分别具有第一导电结构，且所述第一导电结构还位于第一伪栅极结构表面，因此，能够实现所述掺杂区和第一伪栅极结构之间的电连接。其中，所述伪栅极结构用于在制程中，提高主栅极结构和伪栅极结构的分布均匀性。当对所述第一导电结构施加偏压时，所述伪栅极结构与所述第一导电结构的电压相同，则所述伪栅极结构与第一导电结构之间不具有电势差。因此，能够消除所述第一导电结构与伪栅极结构之间因电势差而产生的寄生电容，以此提高电容器的品质因数，改善调谐比稳定性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。