一种带栅极调控的垂直纳米线生物传感器的集成方法与流程

本发明涉及生物传感器，具体涉及一种带栅极调控的垂直沟道纳米线生物传感器的集成方法。

背景技术：

集成电路自发明以来，通过不断缩小其特征尺寸，集成其他微机械系统元件，能够有效地提高芯片性能。而近年来，微纳技术与生物技术的结合引起了学术界与工业界的广泛关注。这种微型生物传感器是一种以生物活性单元(如酶、抗体、核酸、细胞等)作为敏感基元，将生物信息转换成电信号，以实现对环境中的生物信号进行监测的元件。纳米线拥有很高的表面积体积比，满足生物传感对于灵敏度的要求，因此被视为最有发展潜力的生物感知器件之一。由于进行生物传感时，待测溶液会被滴定在修饰窗口中，通过将溶液中的生物分子修饰在沟道表面进而调控沟道电势，溶液此时相当于行使晶体管中栅极的功能，常被称为液栅，对应的沟道修饰长度被成为液栅长，溶液浸润的沟道区域被称为液栅区域。

哈佛大学Yi Cui等人的研究小组通过自底向上的方法制备出了纳米线，并利用硅纳米线器件极高的灵敏度成功检测了PH值的变化。但是，这种通过催化剂化学生长形成的纳米线没有统一的方向，无法实现器件的精准定位，同时也与传统的集成电路制造技术不兼容，需要寻找其它更优的制备方法。同时其它研究小组报道，可以用纳米线的电导敏感特性对蛋白质和核酸进行检测，但是这种纳米线器件的水平沟道导致滴定溶液中的待修饰物大部分只集中在沟道上表面和沟道侧壁，得到的传感电信号强度不足；再者，由于纳米线处于亚阈区时其电导敏感性最大，传统的水平沟道纳米线生物传感器都采用背栅结构调制沟道处于亚阈区，由于背面的电场要通过较厚的介质隔离层(常为二氧化硅)才能耦合到正面的有源层，对纳米线的工作状态调制非常有限，无法满足纳米线工作于亚阈区的要求。

技术实现要素：

针对以上问题，本发明提供一种带栅极调控的垂直沟道纳米线生物传感器的集成方法，以改善现有的公知技术。包括如下步骤：

A.提供一半导体衬底，实现器件隔离；

B.形成重掺杂的“下有源区”；

C.淀积假栅叠层；

具体实现步骤如下：

C1.淀积一层介质作“SDE掩膜层1”，其厚度定义了器件的下有源区侧墙的宽度；

C2.淀积一层介质作“假栅层1”，其厚度定义了器件的沟道修饰长度(液栅长)；

C3.淀积一层介质作“绝缘层”，用于隔离纳米线沟道的修饰区域和栅电极区域；

C4.淀积一层介质作“假栅层2”，其厚度定义了器件的栅长；

C5.淀积一层介质作“SDE掩膜层2”，其厚度定义了器件的上有源区侧墙的宽度；

其中，SDE掩膜层1、绝缘层和SDE掩膜层2的材料相同，三者与假栅层1和假栅层2材料相异。并且要求假栅层1和假栅层2材料对SDE掩膜层1、绝缘层和SDE掩膜层2的各向同性刻蚀选择比大于5:1，以保证在F4、G5中通过各向同性刻蚀分别去除假栅层1和假栅层2时不损伤SDE掩膜层1、隔离层和SDE掩膜层2；

D.通过刻蚀通孔、外延沟道形成垂直沟道结构；

具体实现步骤如下：

D1.通过光刻定义沟道截面的形状、大小；

D2.通过各向异性刻蚀形成沟道窗口，窗口底部露出器件的重掺杂下有源区，去胶；

D3.通过图形化外延技术形成器件的沟道；

D4.通过化学机械抛光去除淀积超出SDE掩膜层2上表面的沟道材料，实现平坦化；

E.通过淀积、刻蚀形成器件的重掺杂“上有源区”；

具体实现步骤如下：

E1.淀积一层有源材料；

E2.通过光刻技术定义上有源区窗口；

E3.通过各向异性刻蚀形成“上有源区”，去胶；

E4.通过离子注入技术对上有源区进行重掺杂；

E5.通过退火工艺激活源、漏；

F.去除假栅层2，淀积High-K、Metal Gate并形成栅电极；

具体实现步骤如下：

F1.淀积一层介质作顶部掩膜层1；

F2.通过光刻定义栅电极区域；

F3.通过各向异性刻蚀，露出绝缘层的上表面，去胶；

F4.通过各向同性刻蚀，去除整个假栅层2；

F5.依次淀积高K介质(High-K，HK)和金属栅(Metal-Gate，MG)材料；

F6.通过各向异性刻蚀，去除不被顶部掩膜层1覆盖的HK、MG材料，露出绝缘层的上表面；

其中，F1中所述顶部掩膜层1材料与假栅层2不同，并且要求假栅层2材料对该顶部掩膜1的各向同性刻蚀选择比大于5:1，以保证在F4中通过各向同性刻蚀去除假栅层2时不损伤该顶部掩膜层1；F1中所述顶部掩膜层1厚度应足够厚，以保证F6中通过各向异性刻蚀，去除不被顶部掩膜1覆盖的HK、MG材料，露出绝缘层的上表面后，在器件的上有源区上该顶部掩膜层1仍有剩余；

G.去除假栅层1，形成沟道修饰区域(即液栅区域)；

具体实现步骤如下：

G1.去除顶部掩膜层1；

G2.淀积一层介质作顶部掩膜层2；

G3.通过光刻定义液栅区域；

G4.通过各向异性刻蚀，露出SDE掩膜层1的上表面，去胶；

G5.通过各向同性刻蚀，去除整个假栅层1；

其中，G2中光刻定义的液栅区域必须包含F中的栅电极区域，以保证后续刻蚀过程不会损伤已形成的栅电极；G2中所述顶部掩膜层2材料与假栅层1不同，并且要求假栅层1材料对该顶部掩膜2的各向同性刻蚀选择比大于5:1，以保证在G5中通过各向同性刻蚀去除假栅层1时不损伤该顶部掩膜层2；

H.形成器件源极、漏极、栅极三端的金属接触；

具体实现步骤如下：

H1.去除顶部掩膜层2；

H2.各向异性淀积一层层间介质，进行化学机械平坦化；

H3.通过光刻、各向异性刻蚀形成器件源极、漏极、栅极三端的接触孔，去胶；

H4.在各接触孔中填充金属Metal 0；

H5.通过对金属Metal 0进行化学机械平坦化，去除超出层间介质的上表面的金属Metal0，实现器件之间的导电层分离；

I.形成金属互联图形；

具体实现步骤如下：

I1.淀积金属Metal 1；

I2.通过光刻、各向异性刻蚀形成源极、漏极、栅极三端的引出和探针测试pad，去胶；

J.形成溶液滴定的修饰窗口；

J1.淀积一层介质作为钝化层，并进行化学机械平坦化；

J2.通过光刻定义修饰窗口，用于溶液滴定时，待修饰的生物分子通过此窗口扩散经液栅层，再扩散至纳米线的表面成键修饰；

J3.通过各向异性刻蚀，连通修饰窗口和液栅层，形成从基片表面至纳米线沟道修饰表面的通路，去胶；

K.形成探针测试窗口；

具体实现步骤如下：

K1.光刻定义探针测试窗口；

K2.通过各向异性刻蚀，露出互联金属Metal 1所定义的探针测试pad，去胶；

L.合金，使金属与源漏的接触处呈现更好的欧姆特性，同时使介质材料更加致密。

在进行生物分子的传感探测时，将带有生物分子和交联剂的溶液滴定在修饰窗口中，源极探针和漏极探针分别扎在探针测试窗口中对应的两个pad上，用于测试电信号，而栅极探针扎在对应的栅电极引出pad上，用于施加偏置电压，耗尽沟道载流子使纳米线沟道处于亚阈区，以此提高传感的灵敏度。当溶液中的待测生物分子在交联剂的作用下，会修饰在纳米线沟道的表面，形成共价键，引起纳米线沟道的电势改变，从而引起电流改变，电流变化波形会从源漏通过金属互联传至源漏探针，生物信息量从而变化为电信息量，以此实现生物分子的传感。

进一步地，本发明中所述结构参数(如“上有源区”和“下有源区”的厚度及掺杂浓度，“SDE掩膜层1”、“SDE掩膜层2”、“假栅层1”、“假栅层2”的厚度等)皆根据具体器件性能要求设定。

进一步地，A中所述半导体衬底，包括体硅衬底，SOI衬底，体锗衬底，GOI衬底等。

进一步地，A中所述隔离，对于体衬底(体硅、体锗等)，可使用阱隔离加浅槽隔离(Shallow Trench Isolation，STI)；对于SOI、GOI等衬底，可仅使用浅槽隔离。

进一步地，B中所述下有源区可通过注入形成，也可通过图形化的原位掺杂外延形成。

进一步地，B、E中所述“上有源区”与“下有源区”，二者中何者作器件源端、何者作器件漏端，并无一定之规，可根据器件性能和后续互联的方便进行设定。

进一步地，在步骤C、E、F、G、H中，非金属材料的各向同性淀积方法采用低压化学气相淀积(Low Pressure Chemical Vapor Deposition，LPCVD)、原子层淀积(Atomic Layer Deposition，ALD)中的一种，各向异性淀积方法采用等离子体增强化学气相淀积(Plasma Enhanced Chemical Vapor Deposition，PECVD)、电感耦合等离子体增强化学气相淀积(Inductively Coupled Plasma Enhance Chemical Vapor Deposition，ICPECVD)中的一种，未指明用淀积为各向同性还是各向异性时，任选一种即可。

进一步地，D中所述通过外延形成的器件沟道，其材料可与下有源区材料相同(如在重掺杂的Si下有源区上外延形成Si沟道)，也可与下有源区材料不同(如在N+重掺杂的GeSi下有源区上外延形成Si沟道，在P+重掺杂的GeSi下有源区上外延形成Ge沟道)；可以是非掺杂的，也可通过原位掺杂外延或离子注入的方式形成掺杂的沟道。

进一步地，在步骤D、E、F、G、H、I、J和K中，各向异性刻蚀采用如反应离子刻蚀(Reactive Ion Etching，RIE)或电感耦合等离子体(Inductively Coupled Plasma，ICP)等。

进一步地，在步骤E中，退火方式采用快速热退火(Rapid Thermal Annealing)、尖峰退火(Spike Annealing)、闪耀退火(Flash Annealing)和激光退火(Laser Annealing)中的一种。

进一步地，在步骤H和I中，淀积金属采用蒸发、溅射、电镀和化学气相淀积(Chemical Vapor Deposition)中的一种。

进一步地，H中所述作为导电层的填充金属Metal 0，要求具备低的电阻率，良好的通孔填充能力，可选择钨、铜等。

进一步地，K中所述作为导电层的填充金属Metal 1，要求具备低的电阻率，如铝、银、铂、铜和钛中的一种及其复合金属。

进一步地，在步骤L中，合金的目的是为了让金属互联的接触端与有源层的源极、漏极、栅极形成更好的欧姆接触，同时可以使得介质材料更加致密，采用合金炉的处理温度为300-500℃，处理时间为30min-60min，优化采用430℃处理30min。

本发明的优点和积极效果如下：

1)本发明提出的垂直沟道结构与传统的水平沟道结构相比，生物分子在溶液中进行布朗运动时对纳米线沟道表面的各个方向均产生随机碰撞，将最终在纳米线表面产生更高的修饰密度，而在沟道方向水平的情况下，大部分生物分子只能修饰在沟道上表面和沟道侧壁，沟道下表面几乎无法被修饰；

2)传统水平沟道纳米线传感器采用背栅电极调制沟道，而垂直沟道由于无法采用背栅电极，通过引入正面栅电极具有对纳米线沟道更加有效地调控，对于任何的修饰分子，只要施加适当的正面栅极电压，都能使得沟道处于亚阈区，此时纳米线实现传感的德拜长度最大，灵敏度最高，信号强度最大；

3)与现有的水平纳米线刻蚀沟道的方法相比，本发明提出的刻蚀通孔、外延沟道的集成方法，能精确地控制器件沟道的尺寸大小和形貌，避免了现有方法中沟道形成过程中的刻蚀损伤，提高了器件的性能；

4)相比水平纳米线定义沟长的方法，本发明通过淀积假栅层能够突破传统光刻工艺限制，将沟长缩短至10nm以下，这对单个蛋白质或核酸分子的修饰是非常有益的；

5)完全和与传统集成电路制造技术相兼容，工艺简单，成本代价小。

附图说明

图1-17为SOI衬底上制备带栅极调控的N型垂直沟道纳米线生物传感器的各关节工艺的示意图。各图中，(a)为俯视图，(b)为(a)中沿A-A’的剖面图。

其中：

图1在SOI衬底上形成器件的隔离；

图2对器件下有源区进行N型重掺杂；

图3依次淀积SDE掩膜层1、假栅层1、绝缘层、假栅层2、SDE掩膜层2；

图4光刻、刻蚀形成器件的沟道窗口；

图5外延单晶硅沟道并平坦化；

图6形成器件的上有源区，并进行N型重掺杂，激活；

图7光刻并刻蚀顶部掩膜层1，定义栅电极区域；

图8去除假栅层2；

图9各向同性淀积HK、MG，各向异性刻蚀HK、MG；

图10光刻并刻蚀顶部掩膜层2，定义液栅区域；

图11去除假栅层1；

图12各向异性淀积层间介质并平坦化；

图13刻蚀源漏接触孔，并填充金属，实现平坦化；

图14淀积互联金属，光刻并刻蚀金属，定义互联图形；

图15淀积钝化层并平坦化；

图16光刻、刻蚀定义溶液滴定的窗口，露出部分液栅区域；

图17光刻、刻蚀定义探针测试的窗口，露出金属pad；

图18为图1～图17的图例。

具体实施方式

下面结合附图和具体实例对本发明进行详细说明。

根据下列步骤可以实现SOI衬底上带栅极调控的N型垂直沟道纳米线生物传感器：

1)在(100)SOI衬底上将利用HNA溶液将顶层硅膜减薄至20nm，通过光刻、RIE刻蚀定义器件的下有源区，去胶，如图1所示；

2)进行As⁺注入掺杂形成器件的下有源区(作器件的源/漏端)，注入能量10KeV，注入剂量5E15cm^-2；

3)LPCVD SiO₂ 40nm，通过化学机械抛光进行表面平坦化，露出重掺杂下有源区的上表面，形成STI，如图2所示；

4)通过ALD依次淀积10nm SiO₂(作SDE掩膜层1，其厚度定义了器件的下有源区侧墙的宽度为10nm)、14nm Si₃N₄(作假栅层1，其厚度定义了器件的沟道修饰长度为14nm)、10nm SiO₂(作绝缘层，用于隔离纳米线沟道的修饰区域和栅电极区域)、14nm Si₃N₄(作假栅层2，其厚度定义了器件的栅长为14nm)、10nm SiO₂(作SDE掩膜层2，其厚度定义了器件的上有源区侧墙的宽度为10nm)，如图3所示；

5)通过光刻、ICP刻蚀形成器件沟道窗口(窗口为直径15nm的圆柱体，窗口底部露出器件的重掺杂下有源区)，去胶，如图4所示；

6)通过外延工艺，在器件的下有源区上形成未掺杂单晶Si沟道，通过化学机械抛光磨去超出SDE掩膜层2上表面淀积的单晶硅材料，如图5所示；

7)LPCVD淀积多晶硅30nm，并进行As⁺注入掺杂，注入能量15KeV，注入剂量5E15cm^-2，通过光刻、ICP刻蚀多晶硅30nm，形成N+重掺杂多晶硅上有源区(作为器件的源/漏端)，去胶，如图6所示；

8)通过RTA退火1000℃，10s，激活器件的源、漏；

9)LPCVD淀积50nm碳化硅作为顶部掩膜层1，通过光刻定义栅电极区域，ICP刻蚀碳化硅掩膜50nm，露出SDE掩膜层2的上表面，去胶，如图7所示；

10)ICP刻蚀去除未被顶部掩膜层1覆盖的10nm SiO₂(SDE掩膜层2)、14nm Si₃N₄(假栅层2)，露出绝缘层的上表面；通过各向同性刻蚀，去除整个Si₃N₄假栅层2，如图8所示；

11)依次ALD High-K介质5nm、Metal Gate 50nm材料作为栅电极，利用顶部掩膜层1为掩蔽层，ICP刻蚀High-K、Metal Gate，露出绝缘层的上表面，如图9所示；

12)用RIE刻蚀去除顶部掩膜层1，通过PECVD淀积80nm碳化硅作为顶部掩膜层2，通过光刻定义液栅区域，ICP刻蚀碳化硅掩膜80nm，露出绝缘层的上表面，去胶，如图10所示；

13)利用顶部掩膜层2为掩蔽层，ICP刻蚀10nm SiO₂(绝缘层)、14nm Si₃N₄(假栅层1)，露出SDE掩膜层1的上表面；通过各向同性刻蚀，去除整个Si₃N₄假栅层1，如图11所示；

14)用RIE刻蚀去除顶部掩膜层2，通过PECVD淀积200nm SiO₂作为层间介质，并利用化学机械抛光实现平坦化，如图12所示；

15)通过光刻、ICP刻蚀形成器件源、漏、栅三端的接触孔，去胶；

16)溅射500nm金属钨，器件源、漏、栅三端的接触孔被金属钨填充；

17)通过对金属钨进行化学机械抛光，去除超出层间介质上表面的金属钨，实现器件之间的导电层分离，如图13所示；

18)溅射金属铝1μm，光刻并RIE刻蚀金属铝，形成互联图形，去胶，如图14所示；

19)PECVD淀积2μm SiO₂作为钝化层，并进行化学机械抛光，如图15所示；

20)通过光刻定义溶液滴定的修饰窗口，RIE刻蚀钝化层、层间介质、SDE掩膜层2等组成的SiO₂叠层，刻蚀穿通至液栅层停止，去胶，如图16所示；

21)通过光刻定义探针测试的窗口，RIE刻蚀钝化层SiO₂ 2μm，至露出金属铝pad停止，去胶；

22)430℃，合金30min，如图17所示。

本发明实施例并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。