浮栅型闪存结构及其制作方法与流程

本发明涉及一种半导体制造技术领域，特别是涉及一种浮栅型闪存结构及其制作方法。

背景技术：

闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。

请参考图1为传统的浮栅型闪存结构的示意图，所述浮栅型闪存结构包括沉积在一基底10上的隧穿氧化层11、位于所述遂穿氧化层11正上方的浮栅12、堆叠在所述浮栅12上面的控制栅14，在所述控制栅14和所述浮栅12之间设有ONO(氧化物-氮化物-氧化物)层13，以及设置在所述基底10上的源区A和漏区B。传统的浮栅型闪存结构为横向沟道器件(即漏/浮栅/源)，这种结构的器件需要额外的区域给漏区/源区，从而影响了器件的存储密度。而想要提高这种器件的存储密度，通常需要降低沟道长度以及漏区/源区的宽度，但这样的改进会带来短沟道效应以及漏源击穿电压变低等不良现象，这是本领域技术人员所不愿看到的。

技术实现要素：

本发明所要解决的技术问题是提供一种浮栅型闪存结构及其制作方法，在不影响器件性能的前提下，提高器件的存储密度，降低成本，提高竞争力。

为解决上述技术问题，本发明提供的一种浮栅型闪存结构，包括：

一基底，在所述基底中设置有两个离子注入区；

一沟道层，所述沟道层位于所述基底之上，所述沟道层包括至少一层外延层，每层所述外延层中均设置有两个外延离子注入区，所述外延层中的两个外延离子注入区分别位于所述基底中的两个离子注入区的正上方；

一凹槽，所述凹槽贯穿所述沟道层延伸至所述基底中，且所述凹槽位于所述基底中的两个离子注入区之间；

一栅极结构，所述栅极结构设置于所述凹槽中，且所述栅极结构的一端延伸至所述基底中，所述栅极结构的另一端临近所述沟道层的上表面；其中，

所述栅极结构包括一控制栅、栅间介质层和至少两个浮栅，所述浮栅排列于所述控制栅的两侧，每个所述浮栅均设置于临近所述凹槽的侧壁，所述控制栅垂直贯穿所述沟道层，所述栅间介质层将所述控制栅与每个所述浮栅均予以隔离。

优选的，在所述浮栅型闪存结构中，每层所述外延层对应两个所述浮栅，所述浮栅分别位于所述控制栅的两侧。

可选的，在所述浮栅型闪存结构中，所述沟道层包括第一外延层和第二外延层，所述第一外延层位于所述基底之上，所述第二外延层位于所述第一外延层之上。

进一步的，在所述浮栅型闪存结构中，所述栅极结构中有4个浮栅，所述浮栅两两上下并排分布。

进一步的，在所述浮栅型闪存结构中，所述浮栅型闪存结构还包括在上下相邻的所述浮栅间的绝缘层。

进一步的，在所述浮栅型闪存结构中，所述浮栅型闪存结构还包括覆盖所述凹槽底部的第一氧化层、一位于所述凹槽侧壁的遂穿氧化物层、以及覆盖所述栅极结构的保护层。

进一步的，在所述浮栅型闪存结构中，所述基底为P型硅衬底。

进一步的，在所述浮栅型闪存结构中，所述离子注入区和外延离子注入区均为N型离子注入区。

根据本发明的另一面，本发明还提供一种浮栅型闪存结构的制作方法，包 括：

提供一基底，对所述基底进行离子注入，在所述基底上形成两个离子注入区；

形成一沟道层，所述沟道层位于所述基底之上，所述沟道层包括至少一层外延层；

形成一凹槽，所述凹槽贯穿所述沟道层延伸至所述基底中，且所述凹槽位于两个所述离子注入区之间；

在所述凹槽中形成浮栅层，且所述浮栅层的上表面低于所述沟道层的上表面，所述浮栅层包括至少一层浮栅多晶硅层；

刻蚀所述浮栅层形成至少两个浮栅；

在所述至少两个浮栅之间形成栅间介质层以及控制栅，所述控制栅垂直贯穿所述沟道层，所述栅间介质层将所述控制栅与每个所述浮栅均予以隔离，以形成一栅极结构；

对所述沟道层进行离子注入，在所述沟道层中形成两个外延离子注入区，所述两个外延离子注入区分别位于所述两个离子注入区的正上方，以形成所述浮栅型闪存结构。

优选的，在所述制作方法中，所述外延层的层数与所述浮栅多晶硅层的层数相匹配，每层所述外延层对应两个所述浮栅，所述浮栅分别位于所述控制栅的两侧。

可选的，在形成一沟道层的步骤中，所述沟道层包括第一外延层和第二外延层；在所述基底之上形成所述第一外延层；对所述第一外延层进行离子注入，在所述第一外延层中形成两个第一外延离子注入区，所述两个第一外延离子注入区分别位于所述基底中的两个离子注入区的正上方；在所述第一外延层之上形成所述第二外延层。

可选的，在所述制作方法中，所述第一外延离子注入区位于所述第一外延层的上表面。

可选的，在所述凹槽中形成浮栅层，且所述浮栅层的上表面低于所述沟道层的上表面的步骤中，所述浮栅层包括第一浮栅多晶硅层和第二浮栅多晶硅层；在所述凹槽中形成第一浮栅多晶硅层，所述第一浮栅多晶硅层的上表面低于所 述第一外延层的上表面；在所述第一浮栅多晶硅层上形成一绝缘层，所述绝缘层的上表面低于所述第二外延层的下表面；在所述绝缘层上沉积第二浮栅多晶硅层，所述第二浮栅多晶硅层的上表面低于所述第二外延层的上表面。

进一步的，在所述制作方法中，所述第一浮栅多晶硅层和第二浮栅多晶硅层的厚度范围均为300埃～800埃。

可选的，在所述制作方法中，所述控制栅的宽度在50纳米～200纳米之间。

可选的，在所述凹槽中形成浮栅层之前，还包括：在所述凹槽的底部沉积一第一氧化层，且在所述凹槽的侧壁上生长一遂穿氧化物层，所述浮栅层沉积在所述第一氧化层之上。

可选的，在刻蚀所述浮栅层之前，还包括：形成分别覆盖所述浮栅层上表面两侧的侧墙结构，将所述凹槽暴露的侧壁予以覆盖，以所述侧墙结构为掩膜刻蚀所述浮栅层。

可选的，在所述制作方法中，在所述浮栅型闪存结构的表面还覆盖一保护层。

优选的，在所述制作方法中，通过硅基外延法在所述基底上形成所述沟道层。

进一步的，在所述制作方法中，所述基底为P型硅衬底。

进一步的，在所述制作方法中，在所述基底中和所述沟道层中进行N型离子注入。

与现有技术相比，本发明具有以下有益效果：

本发明通过改善所述控制栅与浮栅的包裹方式来增大所述控制栅与浮栅的接触面积，在所述基底上形成一沟道层，并在所述基底和所述沟道层中分别形成离子注入区，在贯穿所述沟道层延伸至所述基底中的凹槽中设置一栅极结构，以在所述沟道层中形成垂直沟道，所述栅极结构包括一控制栅、栅间介质层和至少两个浮栅，所述浮栅排列于所述控制栅的两侧，每个所述浮栅均设置于临近所述凹槽的侧壁，所述控制栅垂直贯穿所述沟道层，所述栅间介质层将所述控制栅与每个所述浮栅均予以隔离，以使所述控制栅与每个所述浮栅均构成一存储单元。在所述浮栅型闪存结构中，当漏端加高压时，会在漏端产生热载流子，然后利用所述控制栅的正压将热载流子拉入所述浮栅，从而实现器件的写 入；当所述控制栅加较高的负压时，所述浮栅中的电子将被推出，从而实现器件的擦除功能。因此，所述浮栅型闪存结构能在单个所述凹槽内同时实现多个位的存储，且共用所述控制栅，在不影响器件性能的前提下，进一步缩小了器件的尺寸，提高器件的存储密度，降低成本，提高竞争力。

附图说明

图1为现有技术中浮栅型闪存结构的结构示意图；

图2为本发明实施例一中浮栅型闪存结构的结构示意图；

图3为本发明实施例中浮栅型闪存结构的制作方法的流程图；

图4至图11为本发明实施例一中所述浮栅型闪存结构制作方法中各个步骤对应的结构示意图；

图12为本发明实施例二中浮栅型闪存结构的结构示意图；

图13至图15为本发明实施例二中所述浮栅型闪存结构制作方法中相关步骤对应的结构示意图。

具体实施方式

下面将结合流程图和示意图对本发明的一种浮栅型闪存结构及其制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，本发明提供一种浮栅型闪存结构，包括：

一基底，在所述基底中设置有两个离子注入区；

一沟道层，所述沟道层位于所述基底之上，所述沟道层包括至少一层外延层，每层所述外延层中均设置有两个外延离子注入区，所述外延层中的两个外延离子注入区分别位于所述基底中的两个离子注入区的正上方；

一凹槽，所述凹槽贯穿所述沟道层延伸至所述基底中，且所述凹槽位于所述基底中的两个离子注入区之间；

一栅极结构，所述栅极结构设置于所述凹槽中，且所述栅极结构的一端延伸至所述基底中，所述栅极结构的另一端临近所述沟道层的上表面；其中，

所述栅极结构包括一控制栅、栅间介质层和至少两个浮栅，所述浮栅排列于所述控制栅的两侧，每个所述浮栅均设置于临近所述凹槽的侧壁，所述控制栅垂直贯穿所述沟道层，所述栅间介质层将所述控制栅与每个所述浮栅均予以隔离。

相应的，根据本发明的另一面，本发明还提供一种浮栅型闪存结构的制作方法，所述制作方法包括如下步骤：

S1、提供一基底，对所述基底进行离子注入，在所述基底上形成两个离子注入区；

S2、形成一沟道层，所述沟道层位于所述基底之上，所述沟道层包括至少一层外延层；

S3、形成一凹槽，所述凹槽贯穿所述沟道层延伸至所述基底中，且所述凹槽位于两个所述离子注入区之间；

S4、在所述凹槽中形成浮栅层，且所述浮栅层的上表面低于所述沟道层的上表面，所述浮栅层包括至少一层浮栅多晶硅层；

S5、刻蚀所述浮栅层形成至少两个浮栅；

S6、在所述至少两个浮栅之间形成栅间介质层以及控制栅，所述控制栅垂直贯穿所述沟道层，所述栅间介质层将所述控制栅与每个所述浮栅均予以隔离，以形成一栅极结构；

S7、对所述沟道层进行离子注入，在所述沟道层中形成两个外延离子注入区，所述两个外延离子注入区分别位于所述基底中的两个离子注入区的正上方，以形成所述浮栅型闪存结构。

本发明通过改善所述控制栅与浮栅的包裹方式来增大所述控制栅与浮栅的接触面积，在所述基底上形成一沟道层，并在所述基底和所述沟道层中分别形成离子注入区，在贯穿所述沟道层延伸至所述基底中的凹槽中设置一栅极结构，以在所述沟道层中形成垂直沟道，所述栅极结构包括一控制栅、栅间介质层和 至少两个浮栅，所述浮栅排列于所述控制栅的两侧，每个所述浮栅均设置于临近所述凹槽的侧壁，所述控制栅垂直贯穿所述沟道层，所述栅间介质层将所述控制栅与每个所述浮栅均予以隔离，以使所述控制栅与每个所述浮栅均构成一存储单元。在所述浮栅型闪存结构中，当漏端加高压时，会在漏端产生热载流子，然后利用所述控制栅的正压将热载流子拉入所述浮栅，从而实现器件的写入；当所述控制栅加较高的负压时，所述浮栅中的电子将被推出，从而实现器件的擦除功能。因此，所述浮栅型闪存结构能在单个所述凹槽内同时实现多个位的存储，且共用所述控制栅，在不影响器件性能的前提下，进一步缩小了器件的尺寸，提高器件的存储密度，降低成本，提高竞争力。

以下例举浮栅型闪存结构及其制作方法的的实施例，详细介绍本发明的一种浮栅型闪存结构及其制作方法的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。

实施例1：

请参阅图2，图2为本实施例中所述浮栅型闪存结构的示意图，所述浮栅闪存结构包括一基底20，所述基底20为P型硅衬底，所述基底20中有两个N型离子注入区A1和A2；沟道层21，本实施例中，所述沟道层21只有一层外延层21，在所述外延层21中具有两个N型离子注入区B1和B2，所述离子注入区B1和B2分别位于所述离子注入区A1和A2的正上方；凹槽，所述凹槽贯穿所述沟道层21延伸至所述基底20中，且所述凹槽位于所述基底20的两个离子注入区A1和A2之间；所述浮栅型闪存结构还包括设置于所述凹槽中的栅极结构，所述栅极结构的一端延伸至所述基底20中，所述栅极结构的另一端临近所述外延层21的上表面，以在所述沟道层(外延层)21中形成垂直沟道。

具体的，在本实施例中，所述栅极结构包括两个浮栅25′、栅间介质层(如ONO层)27和控制栅28，所述浮栅25′位于所述控制栅28的两侧，每个所述浮栅25′均设置于临近所述凹槽的侧壁，所述控制栅28垂直贯穿所述沟道层(外延层)21，所述控制栅28和所述浮栅25′的上表面齐平，所述栅间介质层27 将所述控制栅28与每个所述浮栅25′均予以隔离，以使得所述控制栅28与每个所述浮栅25′均构成一个存储单元，即2个存储单元共用一个所述控制栅28，从而进一步缩小了器件尺寸，提高器件的存储密度，降低成本，提高竞争力。

另外，在所述浮栅型闪存结构中，还包括覆盖所述凹槽底部的第一氧化层、一位于所述凹槽侧壁的遂穿氧化物层、以及覆盖所述栅极结构的保护层29，优选的，所述第一氧化层和所述遂穿氧化物层均为二氧化硅层24。

接下来，详细的描述本实施例中涉及的浮栅型闪存结构的制作方法，请参阅图3至图11，图3为本实施例中所述制作方法的流程图，图4至图11为所述制作方法各个步骤中对应的结构示意图，其具体的制作步骤包括如下：

步骤S1，提供一基底20，对所述基底20进行离子注入，在所述基底20中形成两个离子注入区A1和A2。优选的，在本实施例中，所述基底20为P型硅衬底，对所述P型硅衬底20进行N型离子注入，即所述离子注入区A1和A2均为N型离子注入区，如图4所示的结构。当然，在其他实施例中，所述基底20还可以为Ge衬底、SiGe衬底、SiC衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。所述离子注入区的导电类型与所述基底的导电类型相反。

步骤S2，形成一沟道层21，所述沟道层21位于所述基底20之上。较佳的，在所述P型硅衬底20上通过硅基外延生长法得到所述沟道层21，本实施例中，所述沟道层21只有一层外延层21(所述外延层21为P型外延层)，如图5所示的结构。

步骤S3，形成一凹槽，所述凹槽贯穿所述沟道层21并延伸至所述基底20中，且所述凹槽位于所述两个离子注入A1和A2之间。具体的，所述凹槽的制作过程：在所述外延层21上依次沉积一氧化层22和一氮化硅层23作为所述掩膜层，用光刻和干法刻蚀的工艺形成所述凹槽，如图6所示的结构(图中箭头所示的结构为所述凹槽)。该步骤中的光刻和干法刻蚀工艺都是本领域技术人员 所述熟知的工艺，在此不做赘述。

步骤S4，在所述凹槽中形成浮栅层25，且所述浮栅层25的上表面低于所述沟道层21的上表面。较佳的，在形成所述浮栅层25之前，还包括在所述凹槽的底部沉积一第一氧化层240，且在所述凹槽的侧壁上生长一遂穿氧化物层241。详细的，在上述步骤S3中所形成的半导体结构之上沉积氧化物，再用化学机械研磨对氧化物进行平坦化工艺并停在所述氮化硅层23上，接着进行氧化物回刻，在所述凹槽底部留下一定厚度的氧化层，以形成所述第一氧化层240，在本实施例中，所述第一氧化层240的上表面低于所述基底20的上表面；在所述凹槽的侧壁生长所述遂穿氧化层241的工艺可以采用本领域技术人员所熟知的工艺，在此便不予赘述，形成如图7所示的结构。常用的，所述第一氧化层240与所述遂穿氧化物层241的材料均为二氧化硅；

接着，在所述第一氧化层240之上形成浮栅层25，所述浮栅层25只包括一层浮栅多晶硅层25。具体的，在上述半导体结构之上沉积一层多晶硅，并进行化学机械研磨工艺将该层多晶硅研磨至所述氮化硅层23平面后，进行所述多晶硅回刻，形成覆盖所述第一氧化层240上表面的浮栅多晶硅层25，且所述浮栅多晶硅层25的上表面低于所述沟道层21的上表面(该厚度的具体值可以由本领域技术人员根据实际需求设定，例如所述浮栅多晶硅层25的厚度可以在300埃～800埃的范围之间)，如图8所示的结构。

步骤S5，刻蚀所述浮栅层25，形成分别位于所述凹槽两侧的两个浮栅25′(即所述浮栅25′均临近于所述凹槽的侧壁)。较佳的，在刻蚀所述浮栅层25之前，还包括形成分别覆盖所述浮栅层25上表面两侧的侧墙结构26，将所述凹槽暴露的侧壁予以覆盖。较佳的，本实施例中，所述侧墙结构26的材质为氧化硅(在其他实施例中，所述侧墙结构26的材质也可以为氮化硅层)，具体的，在所述浮栅层25上方沉积氧化硅并充满所述凹槽，之后进行部分刻蚀氧化硅以得到所述侧墙结构26，如图9所示的结构。然后，以所述侧墙结构26为掩膜刻蚀所述浮栅层25，形成如图10所示的结构。

步骤S6，在所述两个浮栅25′之间形成栅间介质层27以及控制栅28。具体的，所述栅间介质层27覆盖两个浮栅25′暴露的侧壁、所述侧墙结构26暴露的侧壁以及所述第一氧化层240的上表面，所述栅间介质层(氧化物层-氮化 物层-氧化物层)27的工艺并非本发明改进的重点，也是本领域技术人员所述熟知的工艺，在此不做赘述；然后，在上述结构的凹槽内(即凹槽的中间区域)沉积控制多晶硅层至充满所述凹槽，并采用干法刻蚀工艺将所述控制多晶硅层回刻至与两个浮栅25＇上表面齐平的位置，以形成所述控制栅28，即所述控制栅28垂直贯穿所述沟道层21，并且所述浮栅25＇排列与所述控制栅28的两侧，较佳的，所述控制栅28的宽度在50纳米～200纳米之间，且所述控制栅28的上表面与两个浮栅25＇的上表面齐平，均低于所述沟道层21的上表面，所述浮栅25＇和控制栅28通过所述栅间介质层27隔离，如图11所示的结构。

步骤S7，对所述沟道层21进行离子注入，在所述沟道层21中形成两个外延离子注入区B1和B2，所述沟道层21的两个外延离子注入区B1和B2分别位于所述离子注入区A1和A2的正上方，以形成所述浮栅型闪存结构。当然，对所述沟道层21进行离子注入之前，还包括通过一定的刻蚀工艺去除所述掩膜层(所述氮化硅层23和氧化层22)和所述侧墙结构26，同时，也会将所述栅间介质层27和遂穿氧化物层241的多余部分去除，这是本领域普通技术人员可以理解的。最后，在所述浮栅型闪存结构上还会覆盖一层保护层29，常用的，所述保护层29的材料为二氧化硅。最终形成如图2所示的结构(需要说明的是，在本实施例中，所述第一氧化层240和所述遂穿氧化物层241的材料均为二氧化硅层，因此，在图2中，将所述第一氧化层240和所述遂穿氧化物层241统一标注为二氧化硅层24)。

本实施例中，通过在所述基底20上形成一沟道层21，并在所述基底20设置两个离子注入区以及所述沟道层21中设置两个外延离子注入区，在贯穿所述沟道层21延伸至所述基底20中的凹槽中设置一栅极结构，所述栅极结构包括一控制栅28、栅间介质层27和两个浮栅25＇，在所述沟道层21中形成垂直沟道。于是，所述浮栅型闪存结构在单个所述凹槽内可以同时实现2个位的存储，且2个存储单元共用一个所述控制栅，进一步缩小了器件的尺寸，提高了器件的存储密度，降低成本，提高竞争力。

实施例2：

请参阅图12至图15，图12表示第二实施例中浮栅型闪存结构的示意图， 图13至图15示意了本实施例中所述浮栅型闪存结构的制作方法相关步骤对应的结构图。其中，在图12至图15中，参考标号表示与图2、图4至图11相同的表述与第一实施方式相同的结构，所述第二实施例中浮栅型闪存结构与所述第一实施例中的结构基本相同，其区别在于：在第二实施例中，所述沟道层21包括第一外延层210和第二外延层211，且在所述第一外延层210中设置有两个第一外延离子注入区C1和C2，所述第二外延层211中设置有两个外延离子注入区B1和B2，所述第一外延离子注入区(C1和C2)和外延离子注入区(B1和B2)均为N型离子注入区；具有4个所述浮栅25＇，4个所述浮栅25＇两两上下并排分布，并且上下两个所述浮栅25＇间通过一绝缘层(二氧化硅)进行隔离。

相应的，第二实施例中所述浮栅型闪存结构的制作方法与第一实施例中的所述制作方法也基本相同，其中，步骤S1、S3、S5-S7的制作方法是完全相同的，其区别在于：

在步骤S2中，所述沟道层21包括第一外延层210和第二外延层211；具体的，在所述基底20之上形成所述第一外延层210；对所述第一外延层210进行离子注入，在所述第一外延层210中形成两个第一外延离子注入区C1和C2，所述第一外延层210的两个第一外延离子注入区C1和C2分别位于所述基底20中的两个离子注入区A1和A2的正上方，较佳的，所述两个第一外延离子注入区C1和C2位于所述第一外延层210的上表面；然后，在所述第一外延层210之上形成所述第二外延层211，较佳的，所述第一外延层210和第二外延层211均通过硅基外延生长法得到，如图13所示的结构。

在步骤S4中(即在所述凹槽中形成浮栅层25，且所述浮栅层25的上表面低于所述沟道层21的上表面的步骤中)，所述浮栅层25包括第一浮栅多晶硅层250和第二浮栅多晶硅层251；

具体的，在所述凹槽的底部沉积一第一氧化层240，且在所述凹槽的侧壁上生长一遂穿氧化物层241；然后，在所述第一氧化层240之上形成第一浮栅多晶硅层250，所述第一浮栅多晶硅层250的上表面低于所述第一外延层210的上表面，所述第一浮栅多晶硅层250的沉积方法请参阅第一实施例中所述浮栅层25的形成过程(即通过沉积、化学机械研磨工艺、以及回刻工艺得到)；在所述第 一浮栅多晶硅层250上形成一绝缘层242，所述绝缘层242的上表面低于所述第二外延层211的下表面，所述绝缘层242的沉积方法请参阅第一实施例中所述第一氧化层240的形成过程，同时，在所述绝缘层242的形成过程中，会将所述绝缘层242之上的部分所述隧穿氧化层241刻蚀掉，这是本领域普通技术人员可以知晓的。常用的，所述绝缘层242的材料为二氧化硅，如图14所示的结构；

接下来，在所述绝缘层242上沉积第二浮栅多晶硅层251，所述第二浮栅多晶硅层251的上表面低于所述第二外延层211的上表面。当然，在沉积所述第二浮栅多晶硅层251之前，还会在所述凹槽暴露的侧壁上再形成遂穿氧化物层243(所述隧穿氧化层采用了不同的标号，仅仅为了表示所述遂穿氧化物层形成的具体步骤)。所述第二浮栅多晶硅层251的形成方法与所述第一浮栅多晶硅层250的形成方法一致，较佳的，所述第一浮栅多晶硅层250和所述第二浮栅多晶硅层251的厚度可以在300埃～800埃的范围之间，如图15所示的结构。(需要说明的是，图15中的所述第一氧化层240、第一隧穿氧化层241、绝缘层242和第二遂穿氧化物层243的材料均为二氧化硅层，因此，在图12中，将上述结构统一标识为二氧化硅层24。)

接着请参阅第一实施例中的步骤S5至S7，最终形成如图12所示的浮栅型闪存结构。

在第二实施例中，通过在所述基底20上形成一包括两层外延层的沟道层21，并在所述基底20设置有两个离子注入区、第一外延层210中设置有两个第一外延离子注入区和第二外延层211中设置有两个外延离子注入区，在贯穿所述沟道层21延伸至所述基底20中的凹槽中设置一栅极结构，所述栅极结构包括一控制栅28、栅间介质层27和4个浮栅25＇(所述浮栅层25包括两层浮栅多晶硅层，通过刻蚀分开即得到4个所述浮栅25＇)，在所述沟道层21中形成垂直沟道。因此，在所述浮栅型闪存结构中，单个所述凹槽内可以同时实现4个位的存储，4个存储单元共用一个控制栅28，进一步提高了器件的存储密度，降低成本，提高竞争力。

显然，在其他实施列中，根据实际需求所述沟道层21还可以为若干层外延 层，所述浮栅层25也可以为若干层浮栅多晶硅层，只要所述外延层21的层数与所述浮栅层25的层数相匹配，每层所述外延层对应两个所述浮栅25＇即可实现提高器件的存储密度的目的，而且不会影响器件的性能。

综上，本发明通过改善所述控制栅与浮栅的包裹方式来增大所述控制栅与浮栅的接触面积，在所述基底上形成一沟道层，并在所述基底和所述沟道层中分别形成离子注入区，在贯穿所述沟道层延伸至所述基底中的凹槽中设置一栅极结构，以在所述沟道层中形成垂直沟道，所述栅极结构包括一控制栅、栅间介质层和至少两个浮栅，所述浮栅排列于所述控制栅的两侧，每个所述浮栅均设置于临近所述凹槽的侧壁，所述控制栅垂直贯穿所述沟道层，所述栅间介质层将所述控制栅与每个所述浮栅均予以隔离，以使所述控制栅与每个所述浮栅均构成一存储单元。在所述浮栅型闪存结构中，当漏端加高压时，会在漏端产生热载流子，然后利用所述控制栅的正压将热载流子拉入所述浮栅，从而实现器件的写入；当所述控制栅加较高的负压时，所述浮栅中的电子将被推出，从而实现器件的擦除功能。因此，所述浮栅型闪存结构能在单个所述凹槽内同时实现多个位的存储，且共用所述控制栅，在不影响器件性能的前提下，进一步缩小了器件的尺寸，提高器件的存储密度，降低成本，提高竞争力。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”和“第二”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。