具有散热结构及电磁干扰屏蔽的半导体封装件的制作方法

技术领域

本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种改善散热及屏蔽效率的半导体封装件及其制造方法。

背景技术：

因为操作速度增加且装置尺寸减少，半导体封装件面临电磁干扰及散热问题。特别地，高时脉导致信号电平(signal level)之间较多的频率转态(frequent transition)，因而造成在高频下或短波下较高强度的电磁放射(electromagnetic emission)。电磁放射可以从半导体元件辐射至邻近的半导体元件。假如邻近的半导体元件的电磁放射强度较高，此电磁放射负面地影响半导体元件的运作。若整个电子系统内具有高密度分布的半导体元件，则半导体元件之间的电磁干扰更显严重。

一电子系统变得密集地集中，适当散热变得困难。热会降低效率，甚至损坏半导体封装件及此电子系统的其它电子元件。为了因应半导体封装件提升散热及屏蔽效果，且避免不利地冲击装置可靠度、安全、周期时间(cycle time)及/或成本，一需求对应地存在。

技术实现要素：

根据本发明的一实施例，提出一种半导体封装件。半导体封装件包括一基板、一半导体芯片、一封装体、一凹部、一第一电性连接件及一导电层。基板具有一接地元件。半导体芯片设于该基板上，且具有数个焊垫。封装体包覆该半导体芯片。凹部形成于该封装体中且设于至少二该焊垫之间，其中该凹部露出该半导体芯片的一上表面的至少一部分，且超过该半导体芯片的至少一侧边。第一电性连接件设于该凹部内。导电层设于该第一电性连接件上及该封装体的一外表面上，其中该导电层直接接触该接地元件。

根据本发明的另一实施例，提出一种半导体封装件。半导体封装件包括一基板、一半导体芯片、一封装体及一导电层。基板具有一接地元件。半导体芯片设于该基板的一上表面上，且具有设置数个焊垫一上表面。封装体覆盖该半导体芯片及数个焊垫，且露出该半导体芯片的该上表面的一部分，其中该半导体芯片的该部分位于至少二该焊垫之间。导电层形成于该基板的该上表面、该半导体芯片的该部分上及该封装体的一外表面，且电性连接该接地元件。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图，作详细说明如下：

附图说明

图1A绘示数个实施例的一者的半导体封装件的剖视图。

图1B绘示图1A的俯视图。

图2所示绘示依照本发明另一实施例的半导体封装件的俯视图。

图3绘示图1A的导电层130的屏蔽效果图。

图4所示绘示依照本发明另一实施例的半导体封装件的剖视图。

图5绘示依照本发明另一实施例的半导体封装件的剖视图。

图6绘示依照本发明另一实施例的半导体封装件的剖视图。

图7绘示依照本发明另一实施例的半导体封装件的剖视图。

图8绘示依照本发明另一实施例的半导体封装件的剖视图。

图9A绘示依照本发明另一实施例的半导体封装件的剖视图。

图9B绘示图9A的半导体封装件700的俯视图。

图9C绘示图9A的半导体封装件700的俯视图。

图10绘示依照本发明另一实施例的半导体封装件的剖视图。

图11绘示依照本发明另一实施例的半导体封装件的剖视图。

图12A绘示图1的半导体封装件100的热阻(TR)的模拟数据图。图12B绘示图5的半导体封装件300的TR的模拟数据图。

图13A至13F绘示图1A的半导体封装件100的制造步骤图。

图14绘示图4的半导体封装件200的制造步骤图。

图15A至15C绘示图5的半导体封装件300的制造步骤图。

图16A至16B绘示图6的半导体封装件400的制造步骤图。

图17A至17B绘示图8的半导体封装件600的制造步骤图。

图18A至18C绘示图10的半导体封装件的制造步骤图。

主要元件符号说明：

100、200、300、400、500、600、700、800、900：半导体封装件

110：基板

111：接地元件

112：贯孔

113：接垫

110u、131u、120u、140u、231u、331u、3311u：上表面

110b：下表面

110s、111s、140s、430s、440s：外侧面

110s1：第一外侧面

110s2：第二外侧面

120：半导体芯片

125、725：凹部

120s：侧面

113、121：接垫

130、230、330、430：导电层

131、331：电性连接件

132、232：全覆盖屏蔽件

140、440：封装体

140s1：第一外侧面

140s2：第二外侧面

150：焊线

160：载板

231：填充物

331：导电材料

3311：第一电性连接件

3312：第二电性连接件

660：围墙

726：子凹部

H1、H2、H3、H4：厚度

P、P1、P2：路径

TR：热阻

具体实施方式

请参照图1A，其绘示数个实施例的一者的半导体封装件的剖视图。半导体封装件100包括一基板110、一芯片120、位于封装体140中的一凹部125、一导电层130及数个焊线150。

基板110包括至少一接地元件111、至少一贯孔112及至少一接垫113，且具有相对的上表面110u与下表面110b。接地元件111位于基板110的上表面110u与下表面110b之间，但与上表面110u及下表面110b隔离。即，接地元件111设于基板110内。然而，另一实施例的接地元件111可延伸至基板110的上表面110u及下表面110b的至少一者。接地元件111的一外表面111s从基板110的一外侧面110s露出。一些实施例中，接地元件111可包括一环，其实质上一沿基板110的边界延伸的连续图案，且从基板110的外侧面110s露出。一些实施例中，接地元件111可包括一部分贯孔。

如图1A所示，基板110的外侧面110s、封装体140的外侧面140s、接地元件111的外侧面111s实质上共面。然而，其它实施例中此些表面并非全部需要共面。

贯孔112延伸于基板110的上表面110u与下表面110b之间。接垫113形成于基板110的上表面110u。接地元件111、贯孔112与接垫113中至少二者可通过形成于基板110的上表面110u的一走线层(未绘示)彼此电性连接，或通过一焊线层(未绘示)与形成于基板110中的走线层彼此电性连接。此外，此些贯孔112的一者可电性连接于一外部接地电压，使接地元件111可电性连接于该外部接地电压。

半导体芯片120以朝上方位(face-up)设于基板110上，且具有侧面120s及上表面120u并包括至少一接垫121。本例中，上表面120u芯片120的主动面，接垫121形成于上表面120u上。焊线150连接半导体芯片120的接垫121与基板110的接垫113。另一实施例中，半导体芯片120可以是以朝下方位(face-down)设于基板110上并以焊球(bone ball)电性连接于基板110，此种半导体芯片120称为”覆晶(flip chip)”

导电层130包括位于凹部125内的电性连接件131，及全覆盖屏蔽件(conformal shielding)132，其中凹部125位于芯片120上方。凹部125露出芯片120的上表面120u，且电性连接件131覆盖芯片120的上表面120u。电性连接件131可包括铝、铜、铬、锡、金、银、镍、不锈钢及/或其合金，或任何其它材料。此外，电性连接件131可包括相似或相同于全覆盖屏蔽件132的材料。较佳地，导电层130包括具有高热传导系数及高导电性的材料。

如图1A所示，导电层130覆盖封装体140的外表面、接地元件111的外表面111s及从凹部125露出的芯片120的上表面120u。经由芯片120与导电层130直接接触，从芯片120产生的热便可以通过导电层130有效率地传送至外部。此外，导电层130可同时用作一散热元件及一电磁干扰屏蔽元件。

电性连接件131可如图所示完全地填满凹部125。例如，电性连接件131的上表面131u与封装体140的上表面140u实质上共面。填入凹部125的电性连接件131可作为一缓冲层(buffer layer)，以缓和封装体140变形所导致的应力。另一例中，电性连接件131可突出于封装体140的上表面140u上方。另一例中，电性连接件131可只填入凹部125的一部分。

全覆盖屏蔽件132覆盖封装体140的外表面(上表面140u及外侧面140s)、电性连接件131的上表面131u及接地元件111。全覆盖屏蔽件132可包括上述关于电性连接件131的任一材料或任何其它材料。全覆盖屏蔽件132可以是单层或多层结构。当全覆盖屏蔽件132多层结构，例如是三层结构，其内层、中间层及外层分别是不锈钢层、铜层及不锈钢层。一实施例中，全覆盖屏蔽件132双层结构，其内层铜层，而其外层不锈钢层。此外，全覆盖屏蔽件132的厚度较佳但非限定地大于50微米，以同时提高全覆盖屏蔽件132的散热效果及屏蔽效果。

封装体140包覆芯片120的侧面120s。封装体140可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体140亦可包括适当的填充剂，例如是粉状的二氧化硅。一实施例中，封装体140封胶(molding compound)或预浸材迭层(prepreg lamination)。

请参照图1B，其绘示图1A的俯视图。数个接地元件111环绕半导体芯片120。本例中，凹部125及电性连接件131完全地延伸穿越封装体140。此外，电性连接件131未接触接垫113或焊线150，以避免电性短路。然而，另一例的凹部125及电性连接件131可部分地延伸穿越封装体140。例如，如图2所示，其绘示依照本发明另一实施例的半导体封装件的俯视图。此例中，凹部125及电性连接件131延伸于封装体140的相对的数个外侧面140s之间，但此非用以限制本发明实施例。

请参照图3，其绘示图1A的导电层130在不同操作频率下的屏蔽效果图。曲线S1显示当凹部125未形成于封装体140时，导电层130在第一共振频率f1产生最差的屏蔽效果。曲线S2显示当凹部125形成于半导体封装件时，导电层130产生最差屏蔽效果的频率转移至一共振频率f2。因此，经由凹部125的设计，可以增加对应最差屏蔽效果的共振频率，使其超过芯片120的操作频率，因此提升导电层130的屏蔽效果。

如图4所示，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200包括基板110、半导体芯片120、凹部125、封装体140、导电层230及多条焊线150。导电层230包括填充物231及全覆盖屏蔽件232。填充物231覆盖位于凹部125内的全覆盖屏蔽件232。全覆盖屏蔽件232均匀地覆盖封装体140的外表面、接地元件111的外侧面111s、从凹部125露出的芯片120的上表面120u。更特别地，全覆盖屏蔽件232直接接触芯片120从凹部125露出的上表面120u。

填充物231可以是导电性或绝缘性，且可包括例如是一金属，如铜或一高聚物(high polymer)。此外，凹部125内的填充物231可作为一缓冲层，以减缓任何封装体140变形所导致的应力集中。填充物231完全地填入凹部125，使填充物231的上表面231u与全覆盖屏蔽件232的上表面132u实质上共面。另一例中，填充物231的上表面231u可突出于全覆盖屏蔽件232的上表面132u。另一例中，填充物231可填入凹部125的一部分，使填充物231的上表面231u陷入至全覆盖屏蔽件232的上表面132u以下。

如图4所示，经由通过凹部125而直接设置全覆盖屏蔽件232于芯片120的上表面120u，可提升散热性。凹部125的设计可增加对应于最差屏蔽效果的频率，从而提升屏蔽效果。

请参照图5，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300包括基板110、半导体芯片120、凹部125、封装体140、导电层330及多条焊线150。封装体140的一外表面包括一上表面140u及一外侧面140s。导电层330包括一导电材料331及一全覆盖屏蔽件132。导电材料331覆盖芯片120的上表面120u、封装体140的上表面140u及凹部125。全覆盖屏蔽件132覆盖导电材料331的上表面331u、封装体140的外侧面140s及接地元件111。

如图5所示，导电材料331包括一第一电性连接件3311及一第二电性连接件3312。第一电性连接件3311填入凹部125，且第二电性连接件3312覆盖第一电性连接件3311的上表面3311u及封装体140的上表面140u。第一电性连接件3311及第二电性连接件3312可相似于如上所述的电性连接件131。

请参照图6，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件400包括基板110、半导体芯片120、凹部125、封装体440、导电层430及焊线150。导电层430覆盖芯片120的上表面120u、封装体440的外侧面440s及基板110的上表面110u的一部分。导电层430具有一外侧面430s，其与基板110的外侧面110s实值上共面。导电层430覆盖接地元件111从基板110的上表面110u露出的上表面，且导电层430因此电连接于一接地电压。此外，导电层430可覆盖一贯孔接垫，其通过贯孔112电连接于一接地电压，且未被封装体440覆盖。

封装体440形成于半导体芯片120的边缘，且包覆焊线150、芯片120的接垫121、基板110的上表面110u未被导电层430覆盖的部分及基板110的接垫113。封装体440因此防止导电层430电性连接于焊线150或接垫113、121。如此一来，封装体440可包括数个分离设置的子封装体，其中，各子封装体包覆对应的焊线150及接垫113、121。本例的封装体440的外侧面440s一曲面。例如，封装体440的剖面可以是一椭圆形或一圆形，或任何其它包括非曲面的外形。

请参照图7，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件500包括基板110、半导体芯片120、凹部125、封装体440、导电层430及多条焊线150。除了封装体440的外侧面440s平面外，图7的实施例相似于图6。例如，封装体440的剖面轮廓可以是矩形或多边形。封装体440的结构视共振频率而定，且较佳地避免导电层与半导体芯片之间的短路。

请参照图8，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件600包括基板110、半导体芯片120、凹部125、封装体440、导电层430、多条焊线150及围墙(dam)660。围墙660环绕焊线150、半导体芯片120的接垫121及基板110的接垫113。封装体440填入围墙660所定义的空间，且更包覆焊线150。通过围墙660的设计，可有效地控制封装体440的外形，以防止导电层430电性连接焊线150与接垫113、121。另外，围墙660可包括数个分离的子围墙，而定义出凹部125，其中填入凹部125的各子封装体包覆对应的焊线150及接垫113、121。

围墙660可以是框架，其通过表面黏贴技术(surface adhesive technology,SMT)或涂布技术形成于芯片120上。此外，围墙660可以是导电性或绝缘性，例如是金属或相似于导电层430的材料。

请参照图9A，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件700包括基板110、半导体芯片120、封装体140、导电层130及焊线150。导电层130包括填充物231及全覆盖屏蔽件132。填充物231占据且填入全覆盖屏蔽件132的凹部725。全覆盖屏蔽件132均匀地覆盖封装体140的外表面、接地元件111及芯片120的上表面120u。

如图9A所示，凹部725可以是一图案化凹部，且包数个子凹部726。至少一子凹部726与芯片120的上表面120u隔离，且至少一子凹部726接触芯片120的上表面120u。另一例中，所有的子凹部726可接触芯片120的上表面120u。

请参照图9B，其绘示图9A的半导体封装件700的俯视图。各子凹部726呈长条矩形(rectangular strip)，相较于其它具有相同长度的子凹部726，位于中间的子凹部726具有一较长长度。虽然图未绘示，另一例中，凹部725可排列成一开放或封闭环形，例如是圆形、椭圆、多边形或一曲线形。

请参照图9C，其绘示图9A的半导体封装件700的俯视图。如图所示，各子凹部726的外形，如从上方看去，为一圆形。另一例中，各子凹部726的剖面形状可以是多边形及/或曲线形，其中多边形为矩形、而曲线形为椭圆形或任何其它曲线形。

请参照图10，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件800包括基板110、半导体芯片120、凹部125、封装体140、导电层130及焊线150。封装体140具有彼此平行而非共面的第一外侧面140s1及第二外侧面140s2。基板110的外侧面110s与第一外侧面140s1共面。如此结构可由半穿切(half-cut)形成，且所有实施例的半导体封装件皆可采用类似方法形成相似图10的半穿切结构。

请参照图11，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件900包括基板110、半导体芯片120、凹部125、封装体140、导电层130及多条焊线150。基板110具有第一外侧面110s1与第二外侧面110s2，其中第一外侧面110s1与第二外侧面110s2间隔一距离，而非共面。基板110的第二外侧面110s2与封装体140的外侧面140s2共面。如此的结构由”半穿切”方法形成，且所有实施例的半导体封装件亦可采用类似方法形成相似图11的半穿切结构。请参照图12A，其绘示图1的半导体封装件100的热阻(TR)的模拟数据图。半导体封装件100的尺寸以10×10毫米，而芯片120的尺寸以5×5×0.1毫米为例。封装体140的厚度H1介于0.45与1.17毫米之间。半导体封装件100的电性连接件131的厚度H2介于约0.325与1.045毫米之间。导电层130的厚度与封装体140的厚度决定热阻(TR)。

请参照图12B，其绘示图5的半导体封装件300的热阻(TR)的模拟数据图。半导体封装件300的尺寸以10×10毫米，而芯片120的尺寸以5×5×0.1毫米为例。封装体140的厚度H1及第二材料3312的厚度介于0.45与1.17毫米之间。考虑到焊线150，第一电性连接件3311的厚度H3约0.1毫米，而第二电性连接件3312的厚度H4介于0.225与0.945之间。第一电性连接件3311的厚度及第二电性连接件3312的厚度决定热阻(TR)。

由于半导体封装件300的导电层330的厚度及面积大于半导体封装件100的导电层130的厚度及面积，故半导体封装件300的热阻(TR)低于半导体封装件100。因此，相较于半导体封装件100，半导体封装件300具有较佳热传导性(TR愈低，热传导性愈佳)。如图12A所示，当封装体140的厚度约为1.17毫米，半导体封装件100具有最大热传导性能。如图12B所示，当封装体140及第二电性连接件3312的厚度约为1.17毫米，半导体封装件300具有最大热传导性能。

请参照图13A至13F，其绘示图1A的半导体封装件100的制造步骤图。如图13A所示，设置半导体芯片120于基板110，例如使用黏贴层。芯片120具有侧面120s及上表面120u，且基板110包括至少一接地元件111。焊线150连接半导体芯片120与基板110。

如图13B所示，可采用例如是压缩成型(compression molding)、注射成型(injection molding)、转注成型(transfer molding)或任何其它工艺，形成封装体140以包覆半导体芯片120及焊线150。如图13C所示，可采用例如是图案化技术或任何其它工艺，形成凹部125于封装体140中，其中凹部125露出半导体芯片120的部分上表面120u。图案化技术例如是微影工艺(photolithography)、化学蚀刻(chemical etching)、激光钻孔(laser drilling)、机械钻孔(mechanical drilling)、磨削等。

如图13D所示，增加电性连接件131填入凹部125且覆盖露出的芯片120的上表面120u。电性连接件131

可采用例如是点胶、涂布方法或任何其它工艺形成。一些实施例中，电性连接件131可与全覆盖屏蔽件132于如后所述的图13E的切割工艺后的同一工艺形成。本例中，电性连接件131的上表面131u及封装体140的上表面140u共面。

如图13E所示，基板110设于载板160之后，沿经过封装体140、基板110及接地元件111的路径P，切割封装体的任一侧面。切割以露出接地元件111，且可采用激光、刀片或任何其它手段。本例中，以全穿切(full-cut)方法形成切割封装体140及基板110的切割路径P。然而，本实施例的切割方法不受本例所限。

如图13F所示，形成全覆盖屏蔽件132覆盖封装体140的外表面、电性连接件131的上表面131u、接地部111露出的外侧面111s及基板110的外侧面110s。全覆盖屏蔽件132与电性连接件131构成导电层130。电性连接件131全覆盖屏蔽件132连同电性连接件131形成导电层130。形成全覆盖屏蔽件132的方法包括化学气相沉积、无电镀法(electroless plating)、电解电镀(electrolytic plating)、印刷、旋涂、喷涂、溅镀(sputtering)、真空沉积法(vacuum deposition)或任何其它方法。

请参照图14，其绘示图4的半导体封装件200的制造步骤图。在切割后，形成全覆盖屏蔽件132均匀地覆盖封装体140的数个外表面、接地部111露出的数个外侧面111s及基板110的数个外侧面110s。全覆盖屏蔽件132可采用如上所述的图13F的方法形成。虽然未绘示，半导体封装件200的填充物231形成于凹部125而覆盖凹部125内的全覆盖屏蔽件132的部分。填充物231可部分地或完全地填入凹部125。

请参照图15A至15C，其绘示图5的半导体封装件300的制造步骤图。如图15A所示，在切割前，形成电性连接件331覆盖半导体芯片120的上表面120u及封装体140的上表面140u，且填入凹部125。电性连接件331可采用例如是如上所述的图13D及13F的方法形成。导电材料331包括位于凹部125内的第一电性连接件3311，及覆盖第一导电材料3311的上表面3311u及封装体140的上表面140u的第二电性连接件3312。封装体140可采用如上所述的图13B的方法形成。

如图15B所示，沿经过导电材料331、封装体140、基板110及接地元件111的路径P，切割封装体的任一侧面。露出接地元件111的切割方式可采用如上所述的图13F的方法形成。

如图15C所示，形成全覆盖屏蔽件132覆盖电性连接件331的上表面331u、封装体140的上表面140u、接地元件111的露出的外侧面111s及基板110的外表面110s。全覆盖屏蔽件132可采用如上所述的图13F的方法形成。

请参照图16A至16B，其绘示图6的半导体封装件400的制造步骤图。如图16A所示，形成封装体440以包覆半导体芯片120的侧面120s、焊线150、接垫113及121。封装体440可采用如上所述的图13B的方法形成。封装体440覆盖部分基板110的上表面110u及芯片120的上表面120u，以避免焊线150、接垫113、121与后续形成的导电层430电性接触。本例中，封装体140形成一环形(从上方看去)且定义凹部125。如图16B所示，形成导电层430包覆芯片120及封装体440。导电层430覆盖部分基板110的上表面110u及芯片120的上表面120u，但未受到封装体140覆盖。导电层430可采用如上所述的图13F的方法形成。

请参照图17A至17B，其绘示图8的半导体封装件600的制造步骤图。如图17A所示，形成至少一围墙660围绕焊线150、接垫121及113。围墙660可采用例如是表面黏贴技术(SMT)、涂布技术或任何其它方法形成。围墙660界定出后续形成的封装体440的范围。如图17B所示，形成封装体440填入围墙660所界定的区域，且包覆焊线150、接垫121及113。封装体440避免焊线150、接垫113、121与后续形成的导电层430(图8)的电性接触。

请参照图18A至18C，其绘示图10的半导体封装件800的制造步骤图。如图18A所示，沿经过封装体140的路径P，切割封装体的任一侧面。切割方法可采用如上所述的图13F的方法形成。切割路径P1形成后，封装体140形成一第二外侧面140s2，且部分的接地元件111从第二外侧面140s2露出。本例中，接地元件111突出于基板110的上表面110u。因此，切割路径P1可切割接地元件111而不用经过整个封装体140。这样的切割方法称为”半穿切”。然而，另一例中，切割路径P1可通经过整个封装体140。其它例子中，当接地元件111内埋于基板110时，切割路径P1经过整个封装体140及部分基板110，而露出设于基板110内的接地元件111。

如图18B所示，形成全覆盖屏蔽件132覆盖封装体140的外表面、电性连接件131的上表面131u及接地元件111的露出的外侧面111s。全覆盖屏蔽件132连同电性连接件131形成导电层130。

如图18C所示，沿经过封装体140及基板110的路径P2，切割封装体的任一侧面。切割可采用如上所述的图13F的方法形成。切割后，封装体140形成一第一外侧面140s1，且基板110形成一外侧面110s，其中第一外侧面140s1与外侧面110s实质上共面。由于切割路径P1及P2分别形成，封装体140的第一外侧面140s1平行于第二外侧面140s2，但与第二外侧面140s2不共面。

本例中，数个如图1A的导电层130导电层提供将热与电流远离芯片120的接地路径及热传导路径。热及电流从芯片120经由设置于芯片120的上表面120u的电性连接件131导向全覆盖屏蔽件132。热量通过全覆盖屏蔽件132往外散逸，而电流流向接地元件111。因此除了EMI屏蔽的外，全覆盖屏蔽件132亦提供散热及接地的功能。其它例子的传导路径稍微不同，例如，图4的例中，热量及电流首先流经接触芯片120的上表面120u的全覆盖屏蔽件232，然后流经凹部125内的填充物231。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。