半导体元件的制作方法

本申请是由Balaji Padmanabhan等人在2015年7月24日提交的、题目为“SEMICONDUCTOR COMPONENT AND METHOD OF MANUFACTURE”的临时专利申请序列号62/196,655的非临时申请，该临时专利申请全文并入本文以作参考，并且在此要求其共同主题的优先权。

技术领域

本实用新型一般地涉及电子学，并且更特别地涉及其半导体结构以及形成半导体器件的方法。

背景技术：

过去，半导体工业使用各种不同的器件结构和方法来形成半导体器件，例如，二极管、肖特基二极管、场效应晶体管(FET)、高电子迁移率晶体管(HEMT)等。诸如二极管、肖特基二极管和FET之类的器件典型地由硅基板制成。由硅基板制成的半导体器件的缺点包括低击穿电压、过大的反向漏电流、大的正向电压降、不适宜地低的开关特性、高的功率密度以及高制造成本。要克服这些缺点，半导体制造商已经转向用化合物半导体基板来制造半导体器件，例如，III-N半导体基板、III-V半导体基板、II-VI半导体基板等。尽管这些基板具有改进的器件性能，但是它们易碎且增加了制造成本。因而，半导体工业已经开始使用作为硅和III-N材料的组合的化合物半导体基板，以解决成本、可制造性和脆弱性的问题。形成于硅基板或其他半导体基板上的III-N化合物半导体材料已经在Zhi He的且于2011年6月9日公布的美国专利申请公开号2011/0133251A1以及Michael A.Briere的且于2013年3月21日公布的美国专利申请公开号2013/0069208A1中进行了描述。

半导体制造商使用硅半导体材料和III-N半导体材料的组合来制造器件，例如，与硅器件级联的常开的III-N耗尽型HEMT。使用这种材料组合有助于使用常开的III-N耗尽型器件来实现常关状态。在被配置为开关的级联器件中，硅器件通常由于在高漏极偏压下操作的III-N器件的高的漏电流而在雪崩模式下操作。在雪崩操作模式中，III-N器件的栅极处于较大的压力下，因为硅器件的雪崩击穿电压会超过III-N器件的栅极电介质的击穿电压。猛烈的压力条件，例如，在雪崩模式下操作硅器件，会降低器件的可靠性，降低击穿电压，增加漏电流，并且会降低硅器件的可靠性。级联半导体器件已经在Rakesh K.Lal等人的且于2013年4月11日公布的美国专利申请公开号2013/0088280A1中进行了描述。

因此，具有可降低硅器件进入雪崩击穿的可能性的级联半导体器件及其制造方法将会是有利的。若该结构及方法实现起来具有成本效益将会是更有利的。

技术实现要素：

本实用新型的第一方面提供一种半导体元件(10，30)，具有至少第一端子及第二端子，其特征在于包括：第一半导体器件(12，32)，具有第一载流端子及第二载流端子，所述第一半导体器件(12，32)由硅基材料配置；第二半导体器件(14)，具有控制端子(14G)和第一载流端子(14D)及第二载流端子(14S)，所述第二半导体器件(14)由III-N半导体材料配置，所述第一半导体器件(12)的所述第一载流端子与所述第二半导体器件(14)的第二载流端子(14S)耦接，并且所述第二半导体器件(14)的所述控制端子(14G)与所述第一半导体器件(12)的所述第二载流端子耦接；以及第三半导体器件(16，36)，具有控制端子(16G，36G)和第一载流端子(16D，36D)及第二载流端子(16S，36S)，所述第三半导体器件(16，36)的所述第一载流端子(16D，36D)与所述第三半导体器件(16，36)的所述控制端子(16G，36G)、所述第一半导体器件(12，32)的所述第一载流端子以及所述第二半导体器件(14)的所述第二载流端子(14S)耦接。

根据上面描述的半导体元件的一个单独实施例，其特征在于所述第一半导体器件(12，32)是第一晶体管，所述第二半导体器件(14)是第二晶体管，所述第三半导体器件(16)是第三晶体管，并且所述硅基半导体材料是第一导电类型的硅。

根据上面描述的半导体元件的一个单独实施例，其特征在于所述第一晶体管(12，32)、所述第二晶体管(14)和所述第三晶体管(16)是单片集成的。

根据上面描述的半导体元件的一个单独实施例，其特征在于所述第二半导体器件(14)的所述控制端子(14G)与所述第三半导体器件(16)的所述第二载流端子(16S)耦接。

根据上面描述的半导体元件的一个单独实施例，其特征在于所述第一半导体器件(12，32)是具有阴极和阳极的二极管(32)，所述阴极用作所述第一载流端子并且所述阳极用作所述第二载流端子。

根据上面描述的半导体元件的一个单独实施例，其特征在于所述第三半导体器件(16)具有比所述第二半导体器件(14)的绝对阈值电压值大的阈值电压。

本实用新型的另一方面提供一种半导体元件(10，30)，其特征在于包括：硅基半导体器件(12，32)，由硅半导体材料形成，且具有第一载流端子及第二载流端子；III-N基半导体器件(14)，由III-N半导体材料形成，且具有控制端子(14G)、第一载流端子(14S)和第二载流端子(14D)，所述硅基半导体器件(12，32)的所述第一载流端子与所述III-N基半导体器件(14)的所述控制端子耦接，所述硅基半导体器件(12，32)的所述第二载流端子与所述III-N半导体器件(14)的所述第一载流端子(14S)耦接；以及第一晶体管(16，36)，具有控制端子(16G，36G)和第一载流端子(16D，36D)及第二载流端子(16S，36S)，所述第一晶体管(16，36)的所述控制端子(16G，36G)与所述硅基半导体器件(12，32)的所述第二载流端子耦接。

根据上面描述的半导体元件的一个单独实施例，其特征在于所述硅基半导体器件(12，32)包括具有阳极和阴极的二极管(32)，并且所述III-N基半导体器件(14)包括具有栅极(14G)、源极(14S)和漏极(14D)的第一场效应晶体管，并且其中所述二极管(32)的所述阳极用作所述硅基半导体器件(32)的所述第一载流端子，所述二极管(32)的所述阴极用作所述硅基半导体器件(32)的所述第二载流端子，所述第一场效应晶体管的所述源极(14S)用作所述III-N基半导体器件(14)的所述第一载流端子，并且所述第一场效应晶体管的所述漏极(14D)用作所述III-N基半导体器件(14)的所述第二载流电极。

根据上面描述的半导体元件的一个单独实施例，其特征在于所述硅基半导体器件(12，32)包括具有栅极(12G)、源极(12S)和漏极(12D)的第一场效应晶体管(12)，并且所述III-N基半导体器件(14)包括具有栅极(14G)、源极(14S)和漏极(14D)的第二场效应晶体管，并且其中所述第一场效应晶体管(12)的所述源极(12S)用作所述硅基半导体器件(12)的所述第一载流端子，所述第一场效应晶体管的所述漏极(12D)用作所述硅基半导体器件(12)的所述第二载流电极，所述第二场效应晶体管的所述源极(14S)用作所述III-N基半导体器件(14)的所述第一载流电极，并且所述第二场效应晶体管的所述漏极(14D)用作所述III-N基半导体器件(14)的所述第二载流电极。

根据上面描述的半导体元件的一个单独实施例，其特征在于所述第一晶体管(16，36)具有比所述III-N基第二半导体器件(14)的绝对阈值电压值大的阈值电压。

附图说明

通过结合附图来阅读下面的详细描述将会更好理解本实用新型，在附图中相同的附图标记指示相同的要素，并且在附图中：

图1是根据本实用新型的一种实施例的包含化合物半导体基板的级联半导体元件的电路原理图；以及

图2是根据本实用新型的另一种实施例的包含化合物半导体基板的级联半导体元件的电路原理图。

为了图示的简洁和清晰起见，附图中的要素并不一定是按比例的，并且在不同附图中的相同附图标记指示相同的要素。另外，为了描述的简单起见而省略关于众所周知的步骤和部件的描述和细节。本文所使用的载流电极指的是用于传送电流通过其中的器件的部件，例如，MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极或者二极管的阴极或阳极，并且控制电极指的是用于控制通过其中的电流的器件的部件，例如，MOS晶体管的栅极或双极型晶体管的基极。尽管起见在本文中被解释为特定的n沟道或p沟道器件，或者特定的n型或p型掺杂区，但是本领域技术人员应当意识到，根据本实用新型的实施例，互补型器件同样是可能的。本领域技术人员应当意识到，本文所使用的词语“在…期间”、“在…的同时”以及“当…的时候”并不是动作在起始动作发生时立即发生的精确性术语，而是在起始动作与其所引起的反应之间可以存在稍微小的而又合理的延迟，例如，传播延迟。词语“近似”、“大约”或“基本上”的使用意指要素的值具有预料将会很接近于规定的值或位置的参数。但是，如同本技术领域所熟知的，总是会存在妨碍值或位置正好为所规定的值或位置的较小变化。在本技术领域中已很好确定了：高达大约10％(以及对于半导体掺杂浓度为高达20％)的变化被认为是相对于正好为所描述的理想目标的合理变化。

具体实施方式

一般地，本实用新型提供了一种半导体元件，该半导体元件包含由硅基材料配置成的半导体器件、由III-N半导体材料配置成的半导体器件，以及保护部件。由硅基半导体材料配置成的半导体器件具有至少一对载流端子，并且由III-N半导体材料配置成的半导体器件具有控制端子以及一对载流端子。硅基半导体器件的载流端子与III-N半导体器件的载流端子连接以形成公共连接节点，并且III-N半导体器件的控制端子与硅基半导体器件的另一个载流端子连接。保护部件具有与公共连接节点连接的端子以及与硅基半导体器件的另一个载流端子和III-N半导体器件的控制端子共同连接以形成半导体元件的端子的端子。III-N半导体器件的另一个载流端子用作半导体元件的另一个端子。保护部件可以被称为电流导引部件。

保护器件与由硅基材料配置成的半导体器件耦接，与由III-N半导体材料配置成的半导体器件耦接，并且保护器件与半导体器件和III-N半导体材料的组合耦接。保护器件可以是被配置使得其阈值电压大于III-N半导体器件的绝对阈值电压值但小于硅的击穿电压的晶体管。

图1是根据本实用新型的一种实施例的III-N半导体元件10的电路原理图。图1所示的是与半导体器件14耦接的且被配置用于形成级联开关的半导体器件12。举例来说，半导体器件12和14是晶体管，其中每个晶体管都由半导体基板形成并且具有栅极端子、源极端子、漏极端子，以及可以由其形成沟道的体区或基板区。体区是基板的一部分。因而，晶体管12具有漏极端子12D、源极端子12S、栅极端子12G，并且晶体管14具有漏极端子14D、源极端子14S、栅极端子14G和基板端子14B。晶体管12的漏极端子12D与晶体管14的源极端子14S连接，并且晶体管12的源极端子12S与晶体管14的栅极端子14G连接。如同上文所讨论的，晶体管的栅极端子可以被称为栅极或栅极电极，源极端子可以被称为源极、源极电极、载流端子或载流电极，漏极端子可以被称为漏极、漏极电极、载流端子或载流电极，并且体端子可以被称为基板端子、基板连接或体连接。晶体管12的源极端子可以被称为级联开关10的源极，晶体管14的漏极端子可以被称为级联开关10的漏极，并且晶体管12的栅极端子可以被称为级联开关10的栅极。

根据一种实施例，晶体管12由硅基材料制成，并且晶体管14由III-N半导体材料制成。硅基材料可以包括硅、碳掺杂硅、碳化硅材料、硅锗材料、与氮化铝结合的硅等。III-N半导体材料包括氮化镓、铝氮化镓等。硅可以是p型导电性的、n型导电性的或本征半导体材料。同样地，III-N半导体材料可以是p型导电性的、n型导电性的或本征半导体材料。应当指出，半导体器件14的III-N材料可以生长于硅基板或者某些别的基板材料上。

应当意识到，晶体管14由III-N半导体材料制成，使得源极、漏极和栅极由III-N基板材料的若干部分形成。III-N半导体材料可以被称为III-N基板材料、基板或基板材料。晶体管12由硅基半导体材料制成，使得源极、漏极和栅极由硅基半导体材料的若干部分形成。硅基半导体材料可以被称为基于硅的基板材料、基板或基板材料。

保护部件(例如，晶体管16)与晶体管12连接，即，晶体管16具有与公共连接节点15连接的端子，即，与共同连接的晶体管12的漏极端子12D和晶体管14的源极端子14S连接。晶体管16具有与其栅极端子16G连接的漏极端子16D，该晶体管16的共同连接的漏极端子16D和栅极端子16G与公共节点15连接，即，分别与晶体管12和14的漏极端子12D和源极端子14S连接。因而，晶体管16可以被称为二极管接法晶体管。晶体管16的源极端子16S共同连接至晶体管12的源极端子12S以及晶体管14的栅极端子14G。因为晶体管16的共同连接的栅极16G和漏极16D端子与晶体管12的漏极端子12D连接，并且二极管接法晶体管16的源极端子16S与晶体管12的源极端子12S连接，所以晶体管12和16并联连接。晶体管12和16的源极端子12S和16S可以分别被耦接用于接收工作电位源，例如，电压V_SS。举例来说，电压V_SS是地电位。根据一种实施例，晶体管16被配置为具有小于晶体管12的击穿电压但大于晶体管14的阈值电压的绝对值的阈值电压。应当指出，晶体管16处于来自III-N晶体管14的电流的漏电流通路内，并且可以被调整大小以在半导体元件10被关闭时处理半导体元件10的漏电流。保护部件16可以被称为电流导引部件、并行部件、漏电通路电路或主动保护电路部件。

如同上文所讨论的，半导体器件12由硅基材料制成，并且半导体器件14由III-N半导体材料制成。硅基材料可以包括硅、碳掺杂硅、碳化硅材料、硅锗材料等。III-N半导体材料包括氮化镓、铝氮化镓等。

根据另一种实施例，III-N半导体基板耦接至工作电位源V_SS，例如，III-N半导体基板在工作电位V_SS为地电位时与地线连接，即，III-N半导体基板接地。因而，半导体器件14的端子14B耦接至工作电位源V_SS。

应当指出，半导体器件12、半导体器件14和保护部件16可以是单片集成的，或者半导体器件12和保护部件16可以是单片集成的。

响应于在晶体管12的栅极端子处的逻辑高电压电平，级联开关10接通，并且中点电压更接近于晶体管12的源极处的电压。应当指出，在公共连接节点15处的电压可以被称为中点电压。响应于在晶体管12的栅极端子12G处的逻辑低电压电平，晶体管12截止并且在连接节点15处的中点电压增加，从而在它一旦达到晶体管14的阈值电压的绝对值时使晶体管14截止。如果流过晶体管14的漏电流高于流过晶体管12和保护部件16的漏电流，则在晶体管16的漏极端子处的电压会继续朝着晶体管16的阈值电压的绝对值增加，该晶体管16会导通，从而抑制中点电压的进一步增加。因而，中点电压小于晶体管12的击穿电压。优选地，晶体管16被配置使得其阈值电压大于III-N半导体器件14(即，晶体管14)的绝对阈值电压值。在这些条件下，晶体管14截止并保持住施加于晶体管14的漏极电压。

图2是根据本实用新型的另一种实施例的III-N半导体元件30的电路原理图。图2所示出的是与半导体器件14耦接的且被配置用于形成级联整流器的半导体器件32。举例来说，半导体器件32是二极管，并且半导体器件14是晶体管，其中二极管32具有阴极和阳极，并且晶体管14具有控制端子14G、源极端子14S、漏极端子14D和体端子14B。二极管32的阴极与晶体管14的源极端子14S连接，以形成公共连接节点15A，并且二极管32的阳极与晶体管14的栅极端子14G连接。

保护部件(例如，晶体管36)与二极管32连接，即，晶体管36具有与二极管32的阴极端子及晶体管14的源极端子14S连接的端子。晶体管36具有与其栅极端子36G连接的漏极端子36D，该晶体管36的共同连接的漏极和栅极端子连接至二极管32的阴极端子和晶体管14的源极端子14S。晶体管36的源极端子36S与二极管32的阳极端子和晶体管14的栅极端子14G连接。因为晶体管36的共同连接的栅极36G和漏极36S端子与晶体管32的阴极端子连接，并且晶体管36的源极端子36S与二极管32的阳极端子连接，二极管32和晶体管36并行连接。二极管32的阳极端子和晶体管36的源极端子36S可以被耦接用于接收工作电位源，例如，电压V_SS。举例来说，电压V_SS是地电位。

根据一种实施例，晶体管36被配置为具有处于与二极管32的击穿电压的电压电平不同的电压电平的阈值电压。例如，晶体管36可以被配置为具有小于二极管32的击穿电压的但高于III-N晶体管14的阈值电压的绝对值的阈值电压。应当指出，晶体管36处于III-N晶体管14的漏电流通路内，并且可以被调整大小以响应于半导体元件30被关闭而处理半导体元件30的漏电流。保护部件36可以被称为电流导引部件、并行部件或漏电通路电路。

至此，应当意识到，包含基于与基于硅半导体的晶体管连接的化合物半导体材料的晶体管的半导体元件已经被提供。根据一种实施例，半导体元件包含III-N基半导体器件，例如，与硅基器件级联的常开的III-N耗尽型HEMT，例如，由硅基板制成的场效应晶体管或者由硅基板制成的二极管。元件被并联耦接于硅基器件的两端，以分流响应于III-N耗尽型HEMT的栅-源电压超过其夹断电压而出现的漏电流。并联耦接的元件控制着漏电流以及在由III-N基晶体管的源极和硅基晶体管的漏接形成的公共连接节点处的电压。并联耦接的元件可以是电阻器、二极管、晶体管等，并且可以被称为电流导引器件、电流导引部件、保护器件或保护部件。包含并联耦接的元件会提高包含与硅基器件级联的III-N基器件的且在其中III-N基器件在高压力条件下操作的半导体元件的可靠性。III-N基半导体器件的基板材料可以与电位源连接，例如，以短接导线在硅基半导体器件为晶体管的实施例中将硅基器件的源极接地或者在硅基半导体器件为二极管的实施例中将硅基半导体器件的阳极接地。作为选择，III-N基半导体器件的半导体材料可以被保留为浮置的。

在一个方面，本实用新型提供一种具有至少第一及第二端子的半导体元件，包含：具有第一及第二载流端子的第一半导体器件，所述第一半导体器件由硅基材料配置；具有控制端子和第一及第二载流端子的第二半导体器件，所述第二半导体器件由III-N半导体材料配置，所述第一半导体器件的所述第一载流端子与所述第二半导体器件的第二载流端子耦接，并且所述第二半导体器件的所述控制端子与所述第一半导体器件的所述第二载流端子耦接；以及具有控制端子和第一及第二载流端子的第三半导体器件，所述第三半导体器件的所述第一载流端子与所述第三半导体器件的所述控制端子、所述第一半导体器件的所述第一载流端子以及所述第二半导体器件的所述第二载流端子耦接。

根据上面描述的半导体元件的一个单独实施例，其中所述第一半导体器件是第一晶体管，所述第二半导体器件是第二晶体管，所述第三半导体器件是第三晶体管并且所述硅基半导体材料是第一导电类型的硅。

根据上面描述的半导体元件的一个单独实施例，其中所述第一晶体管、所述第二晶体管和所述第三晶体管是单片集成的。

根据上面描述的半导体元件的一个单独实施例，其中所述第一半导体器件具有控制端子。

根据上面描述的半导体元件的一个单独实施例，其中所述第二半导体器件的所述控制端子与所述第三半导体器件的所述第二载流端子耦接。

根据上面描述的半导体元件的一个单独实施例，其中所述第三半导体器件的所述第二载流端子被耦接用于接收工作电位源。

根据上面描述的半导体元件的一个单独实施例，其中所述第一半导体器件是具有阴极和阳极的二极管，所述阴极用作所述第一载流端子并且所述阳极用作所述第二载流端子。

根据上面描述的半导体元件的一个单独实施例，其中所述第三半导体器件包含具有控制电极和第一及第二载流电极的晶体管，所述栅极电极与所述第一载流电极以及配置用于接收第一工作电位源的所述第二载流电极耦接。

根据上面描述的半导体元件的一个单独实施例，其中所述第三半导体器件具有比所述第二半导体器件的绝对阈值电压值大的阈值电压。

在另一个方面，本实用新型提供一种半导体元件，包含：由硅半导体材料形成且具有第一及第二载流端子的硅基半导体器件；由III-N半导体材料形成且具有控制端子、第一载流端子和第二载流端子的III-N基半导体器件，所述硅基半导体器件的所述第一载流端子与所述III-N基半导体器件的所述控制端子耦接，所述硅基半导体器件的所述第二载流端子与所述III-N半导体器件的所述第一载流端子耦接；以及具有控制端子和第一及第二载流端子的第一晶体管，所述第一晶体管的所述控制端子与所述硅基半导体器件的所述第二载流端子耦接。

根据上面描述的半导体元件的一个单独实施例，其中所述硅基半导体器件包括具有阳极和阴极的二极管，并且所述III-N基半导体器件包括具有栅极、源极和漏极的第一场效应晶体管，并且其中所述二极管的所述阳极用作所述硅基半导体器件的所述第一载流端子，所述二极管的所述阴极用作所述硅基半导体器件的所述第二载流端子，所述第一场效应晶体管的所述源极用作所述III-N基半导体器件的所述第一载流端子，并且所述第一场效应晶体管的所述漏极用作所述III-N基半导体器件的所述第二载流电极。

根据上面描述的半导体元件的一个单独实施例，其中所述第一晶体管的所述第一载流端子与所述第一晶体管的所述控制端子以及所述硅基半导体器件的所述第一载流端子耦接。

根据上面描述的半导体元件的一个单独实施例，其中所述硅基半导体器件包括具有栅极、源极和漏极的第一场效应晶体管，并且所述III-N基半导体器件包括具有栅极、源极和漏极的第二场效应晶体管，并且其中所述第一场效应晶体管的所述源极用作所述硅基半导体器件的所述第一载流端子，所述第一场效应晶体管的所述漏极用作所述硅基半导体器件的所述第二载流电极，所述第二场效应晶体管的所述源极用作所述III-N基半导体器件的所述第一载流电极，并且所述第二场效应晶体管的所述漏极用作所述III-N基半导体器件的所述第二载流电极。

根据上面描述的半导体元件的一个单独实施例，其中所述III-N基半导体器件的所述III-N半导体材料与所述第一晶体管的所述第一载流端子耦接。

根据上面描述的半导体元件的一个单独实施例，其中所述III-N基半导体器件的所述III-N半导体材料被耦接用于接收地电位。

根据上面描述的半导体元件的一个单独实施例，其中所述III-N基半导体器件的所述III-N半导体材料是浮置的。

根据上面描述的半导体元件的一个单独实施例，其中所述第一晶体管具有比所述III-N基第二半导体器件的绝对阈值电压值大的阈值电压。

在再一个方面，本实用新型提供一种用于降低半导体元件的应力的方法，包括：将III-N基半导体器件耦接至硅基半导体器件；以及形成通过晶体管的泄漏电流通路，其中所述晶体管具有栅极以及与所述III-N基半导体器件和所述硅基半导体器件耦接的载流端子。

根据上面描述的方法的一个单独实施例，其中所述晶体管被配置使得其阈值电压大于所述III-N基半导体器件的绝对阈值电压。

根据上面描述的方法的一个单独实施例，还包含将二极管或晶体管之一耦接至所述III-N基半导体器件和所述晶体管。

尽管本文已经公开了某些优选的实施例和方法，本领域技术人员根据前述公开内容将会清楚，在不脱离本实用新型的精神和范围的情况下可以对这样的实施例和方法进行变动和修改。本实用新型意指应当仅受所附权利要求书以及适用法律的规则和原则所要求的范围限定。