半导体组件及屏蔽栅极半导体组件的制作方法

本实用新型总体上涉及电子装置，更具体来说涉及电子装置的半导体结构以及形成半导体器件的方法。

背景技术：

在过去，半导体行业使用了多种不同的器件结构和方法来形成半导体器件，比如二极管、肖特基二极管、场效应晶体管(FET)、高电子迁移率晶体管(HEMT)等等。比如二极管、肖特基二极管和FET之类的器件通常是从硅衬底制造的。从硅衬底制造的半导体器件的缺点包括低击穿电压、过大的反向泄漏电流、高漏极到源极电阻(Rds(on))、不适当的较差开关特性、低功率密度以及高制造成本。为了克服这些缺点，半导体制造商已经转向从化合物半导体衬底制造半导体器件，比如III-N半导体衬底、III-V半导体衬底、II-VI半导体衬底等等。虽然这些衬底改进了器件性能，但是其比较脆弱并且增加了制造成本。因此，半导体行业已经开始使用作为硅与III-N材料的组合的化合物半导体衬底来解决成本、可制造性以及脆弱性的问题。形成在硅衬底或其他半导体衬底上的III-N化合物半导体材料已经在以下专利中作了描述：2011年6月9日公开的Zhi He的美国专利申请公开号2011/0133251 A1，以及2013年3月21日公开的MichaelA.Briere的美国专利申请公开号2013/0069208 A1。

半导体制造商已经使用了硅半导体材料与III-N半导体材料的组合来制造器件，比如与硅器件共射共基(cascode)的通常导通的III-N耗尽型HEMT。通过使用这种材料组合有助于利用通常导通的III-N耗尽型器件来实现通常关断的状态。在被配置成开关的共射共基器件中，由于操作在高漏极偏置下的III-N器件的高泄漏电流，硅器件常常操作在雪崩模式下。在过去，硅沟槽MOSFET使用了屏蔽栅极架构，其中在栅极电极下方的沟槽中部署屏蔽电极。通常来说，屏蔽电极连接到MOSFET的源极电极，并且延伸到MOSFET的N型漂移区段中。屏蔽电极通过屏蔽电介质与漂移区段分开。在反向偏置下，屏蔽电极帮助耗尽两个相邻沟槽之间的N型漂移区段。这种类型的结构允许N型漂移区段中的更高掺杂，并且从而允许更低的Rds(on)。两个相邻沟槽之间的间距以及N型漂移区段的掺杂被优化，从而使得漂移区段在器件的击穿电压下被完全耗尽。此外，为了提升高可靠性和高雪崩能量能力，漂移区段的杂质材料浓度被优化，从而使得在沟槽的底部附近发生碰撞电离。这样做的一个后果是，在雪崩条件下，在沟槽的底部附近可能有电荷注入到屏蔽电介质中，从而影响漂移区段中的电场并且使得MOSFET的击穿电压降低，从而导致器件故障和较差的可靠性。此外，在雪崩操作模式下，III-N器件的栅极处于很大的应力下，其中绝对栅极到源极电压超出器件夹断电压。例如把硅器件操作在雪崩模式下之类的硬应力条件会降低器件可靠性、降低击穿电压并且增大泄漏电流。虽然在2013年4月11日公开的Rakesh K.Lal等人的美国专利申请公开号2013/0088280 A1中已经描述了共射共基半导体器件，但是用于保护硅场效应晶体管和III-N器件的栅极的技术还没有得到解决。

因此，有利的将是具有包括用于保护硅场效应晶体管的箝位结构的共射共基半导体器件结构以及所述共射共基半导体器件的制造方法。另外有利的将是使得所述结构和方法实施起来具有高成本效率。

技术实现要素：

本申请要解决的技术问题是提供能操作在雪崩中的硅场效应晶体管。例如，在III-N共射共基器件中，耗尽型III-N HEMT与低压增强型硅场效应晶体管串联连接，III-N HEMT的栅极连接到硅场效应晶体管的源极。在这种配置中，III-N HEMT的泄漏电流通常为几微安培，而硅场效应晶体管的泄漏电流通常为几毫微安培，这使得硅场效应晶体管响应于III-N HEMT关断而进入雪崩，从而降低了硅场效应晶体管的可靠性。

本申请公开了一种被配置成操作在雪崩中的屏蔽栅极半导体组件。该屏蔽栅极半导体组件括：具有第一导电性类型并且具有第一(52)和第二(54)主表面的半导体材料(50)；从第一导电性类型的半导体材料(50)形成的多个台面结构(71，73，75)，所述多个台面结构当中的第一台面结构(73)具有第一宽度并且所述多个台面结构当中的第二台面结构(75)具有第二宽度，其中第二宽度大于第一宽度；从所述多个台面结构当中的第一台面结构(73)和第一沟槽(74)的一部分形成的屏蔽栅极半导体器件(260)，其中所述屏蔽栅极半导体器件(260)包括处于第一台面结构(73)与第二台面结构(75)之间的第一屏蔽栅极结构(94，112C)；所述多个台面结构当中的第二台面结构(75)中的第一箝位结构(210，210A)；以及邻近第二台面结构(75)的第一屏蔽结构(112H)。

根据一个实施例，第一屏蔽栅极结构(94，112C)包括：处于第一台面结构(73)与第二台面结构(75)之间的第一沟槽(74)；形成在第一沟槽(74)的第一部分中的第一栅极屏蔽(94)；以及形成在第一沟槽(74)的第二部分中的第一栅极电极(112C)，所述第一栅极电极(112C)通过第一电介质材料(95，110)与第一栅极屏蔽(94)垂直间隔开。

根据一个实施例，所述屏蔽栅极半导体组件还包括半导体材料(50)中的第二导电性类型的第一掺杂剂区段(120)，所述第二导电性类型的第一掺杂剂区段(120)从第一主表面(52)延伸到半导体材料(50)中的第一距离处。其中，第一箝位结构(210)包括：第一沟槽(74)与第二沟槽(76)之间的半导体材料(50)的第一部分中的第一箝位接触件开口(144)，所述第一箝位接触件开口(144)延伸到半导体材料(50)中的第一距离处；从所述第一箝位接触件开口(144)延伸到半导体材料(50)中的第二导电性类型的第一掺杂剂区段(162)；形成在所述第一箝位接触件开口(144)中的势垒结构(200)；以及形成在所述势垒结构(200)中的导电材料(240)。

根据一个实施例，所述屏蔽栅极半导体组件还包括半导体材料(50)中的第二导电性类型的第一掺杂剂区段(120)，所述第二导电性类型的第一掺杂剂区段(120)从第一主表面(52)延伸到半导体材料(50)中的第一距离处。

根据一个实施例，第一箝位结构(210A)包括：第一沟槽(74)与第二沟槽(76)之间的半导体材料(50)的第一部分中的第一箝位接触件开口，所述第一箝位接触件开口延伸到半导体材料(50)中的第一距离处，并且其宽度等于第一台面结构(73)的宽度的至少一半；从所述第一箝位接触件开口延伸到半导体材料(50)中的第二导电性类型的第一掺杂剂区段(162A)；形成在所述第一箝位接触件开口的底面和侧壁上的势垒结构(190A)；以及形成在所述势垒结构(190A)上的导电材料(240A)。

根据一个实施例，所述屏蔽栅极半导体组件还包括：形成在半导体材料(50)的第三部分中的第一箝位接触件(213)；以及从半导体材料的第四部分形成的沟槽(26)，所述沟槽(26)被形成在第一箝位接触件与第一台面结构(73)之间。

根据一个实施例，所述沟槽(26)具有侧壁和底面，并且所述屏蔽栅极半导体组件还包括：沿着所述沟槽(26)的侧壁和底面形成的介电材料层(82)；以及形成在所述沟槽(26)中的介电材料层(82)上方的导电材料(80E)。

本申请还公开了一种屏蔽栅极半导体组件。该屏蔽栅极半导体组件包括：具有第一导电性类型并且具有第一(52)和第二(54)主表面的半导体材料(50)；从第一主表面(52)延伸到半导体材料(50)的第一部分中的第一沟槽(74)，所述第一沟槽(74)具有第一侧壁(74S₁)、第二侧壁(74S₂)和底面(74F)；从主表面(52)延伸到半导体材料(50)的第二部分中的第二沟槽(76)，所述第二沟槽(76)具有第一侧壁(76S₁)、第二侧壁(76S₂)和底面(76F)；邻近第一沟槽(74)的第一侧壁(74S₁)的第一台面结构(73)和处于第一沟槽(74)与第二沟槽(76)之间的第二台面结构(75)；第二台面结构(75)的第一部分中的第一箝位结构(210，210A)；从第一台面结构(73)和第一沟槽(74)形成的屏蔽栅极半导体器件(260)，其中屏蔽栅极半导体器件(260)的第一栅极电极(112C)处于第一沟槽(74)中的第一屏蔽电极(94)之上并且与第一屏蔽电极(94)电隔离，其中邻近第一栅极电极(112C)的击穿电压被箝位成低于邻近第一屏蔽电极(94)的击穿电压。

根据一个实施例，第二台面结构(75)的宽度是第一台面结构(73)的宽度的至少两倍。

本申请进一步公开了一种配置用于抑制电荷注入的半导体组件。该半导体组件包括：具有第一导电性类型、第一浓度并且具有第一主表面(52)和第二主表面(54)的半导体材料(50)；从第一主表面(52)延伸到半导体材料(50)的第一部分中的第一沟槽(74)，所述第一沟槽(74)具有第一侧壁(74S₁)、第二侧壁(74S₂)和底面(74F)；从半导体材料(50)的第一部分和第一沟槽(74)的一部分形成的屏蔽栅极半导体器件(260)；以及从第一主表面(52)延伸到半导体材料(50)的第二部分中的第二沟槽(76)，所述第二沟槽(76)具有第一侧壁(76S₁)、第二侧壁(76S₂)和底面(76F)；在第一沟槽(74)与第二沟槽(76)之间的半导体材料(50)的第一部分中形成的第一箝位结构(210，210A)，其中第二沟槽(76)与第一沟槽(74)间隔开，从而防止第一沟槽(74)与第二沟槽(76)之间的半导体材料(50)的区段被完全耗尽。

附图说明

通过结合附图来阅读后面的详细描述将会更好地理解本实用新型，其中相同的附图标记用来标示相同的单元，并且其中：

图1是根据本实用新型的实施例的具有活跃区域和外围区域的半导体组件的顶视图；

图2A和2B是在半导体组件的制造期间沿着图1的剖面线1A-1A取得的图1的半导体组件的剖面图；

图3A和3B分别是根据本实用新型的实施例的处于比图2A和2B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图4A和4B分别是根据本实用新型的实施例的处于比图3A和3B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图5A和5B分别是根据本实用新型的实施例的处于比图4A和4B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图6A和6B分别是根据本实用新型的实施例的处于比图5A和5B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图7A和7B分别是根据本实用新型的实施例的处于比图6A和6B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图8A和8B分别是根据本实用新型的实施例的处于比图7A和7B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图9A和9B分别是根据本实用新型的实施例的处于比图8A和8B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图10A和10B分别是根据本实用新型的实施例的处于比图9A和9B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图11A和11B分别是根据本实用新型的实施例的处于比图10A和10B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图12A和12B分别是根据本实用新型的实施例的处于比图11A和11B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图13A和13B分别是根据本实用新型的实施例的处于比图12A和12B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图14A和14B分别是根据本实用新型的实施例的处于比图13A和13B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图15A和15B分别是根据本实用新型的实施例的处于与图14A和14B的剖面图同期的制造阶段的沿着图1的剖面线1A-1A取得的图1的半导体组件的剖面图；

图16A和16B分别是根据本实用新型的实施例的处于比图14A和14B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图17A和17B分别是根据本实用新型的实施例的处于比图15A和15B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图；

图18A和18B分别是根据本实用新型的实施例的处于比图15A和15B的剖面图更加后期的制造阶段的图1的半导体组件的剖面图。

图19是根据本实用新型的另一实施例的具有活跃区域和外围区域的半导体组件的顶视图；

图20A和20B是在图19的半导体组件的制造期间沿着图19的剖面线20-20取得的图19的半导体组件的剖面图；

图21A和21B是在半导体组件的制造期间沿着图19的剖面线21-21取得的图19的半导体组件的剖面图；

图22是根据本实用新型的另一实施例的具有活跃区域和外围区域的半导体组件的顶视图；

图23是在半导体组件的制造期间沿着图22的剖面线23-23取得的图22的半导体组件的剖面图；以及

图24A和24B是该图的半导体组件的剖面图。

为了说明简明起见，附图中的各个单元不一定是按比例绘制的，并且不同附图中的相同参考标记用来标示相同的单元。此外，为了描述简单起见省略了众所周知的步骤和单元的描述和细节。这里所使用的电流载送电极意味着器件的载送电流经过该器件的元件，比如MOS晶体管的源极或漏极或者双极型晶体管的发射极或集电极或者二极管的阴极或阳极，并且控制电极意味着器件的控制电流流经该器件的元件，比如MOS晶体管的栅极或者双极型晶体管的基极。虽然器件在这里被解释成特定的N沟道或P沟道器件或者特定的N型或P型掺杂区段，但是本领域技术人员将认识到，根据本实用新型的实施例，互补的器件也是可能的。本领域技术人员将认识到，这里所使用的“在...期间”、“在...的同时”、“当...时”等用词并不是意味着某一动作在发起动作下立即发生的确切术语，而是在由初始动作发起的反应与初始动作之间可以有某一较小但是合理的延迟，比如传播延迟。使用“近似”、“大约”或“基本上”等词语意味着某一单元的值具有预期非常接近所陈述的值或位置的参数。但是正如本领域技术人员所熟知的那样，总是有微小的差异阻碍所述值或位置恰好如所陈述。在本领域内所明确的是，高达大约百分之十(10％)(并且对于半导体掺杂浓度是高达百分之二十(20％))的差异被认为是与确切描述的理想目标的合理差异。出于附图的清楚起见，器件结构的掺杂区段被图示成具有总体上直线的边缘和精确成角度的角落；但是本领域技术人员将理解的是，由于掺杂剂的扩散和活化，掺杂区段的边缘通常并不是直线的，并且角落并不是精确成角度的。

此外，结合半导体区段或衬底使用的术语“主表面”意味着该半导体区段或衬底与另一种材料形成界面的表面，所述另一种材料比如是电介质、绝缘体、导体或者多晶半导体。主表面可以具有在x、y和z方向上改变的拓扑结构。

具体实施方式

本申请是由Prasad Venkatraman等人在2015年7月24日提交的标题为“SEMICONDUCTOR COMPONENT AND METHOD OF MANUFACTURE(半导体组件和制造方法)”的临时专利申请No.62/196,662的非临时申请，通过引用的方式将该临时申请全文合并在此，并且在这里对于共同的主题内容要求其优先权。

图1是根据本实用新型的一个实施例的包括半导体芯片12的半导体组件10的放大平面图。在图1中示出了半导体管芯或半导体芯片12的一部分，其具有边缘区段14、中心区段16、相对侧面18和20以及相对侧面22和24。边缘区段14也被称作管芯边缘或不活跃区域，中心区段16也被称作管芯中心或活跃区域。位于外围的屏蔽电极沟槽26被形成在边缘区段或不活跃区域14中并且围绕活跃区域16。接触件28被形成在沟槽26中。沟槽70、72、74和76从半导体芯片12的侧面18延伸到侧面20。沟槽70具有末端70E₁和70E₂以及接触件70C₁和70C₂，沟槽72具有末端72E₁和72E₂以及接触件72C₁和72C₂，沟槽74具有末端74E₁和74E₂以及接触件74C₁和74C₂，并且沟槽76具有末端76E₁和76E₂以及接触件76C₁和76C₂。此外，图1示出了箝位结构210、212、214和216。应当提到的是，台面结构71被形成在沟槽70与72之间，台面结构73被形成在沟槽72与74之间，台面结构75被形成在沟槽74与76之间，台面结构77被邻近沟槽76形成，并且台面结构79被邻近沟槽70形成。台面结构71具有宽度D₁，台面结构73具有宽度D₂，并且台面结构75具有宽度D₃，其中宽度D₃大于宽度D₁和D₂。根据一个实施例，宽度D₁和D₂基本上相等。因此，台面结构71具有根据沟槽70与72之间的间距的宽度，台面结构73具有根据沟槽72与74之间的间距的宽度，并且台面结构75具有根据沟槽74与76之间的间距的宽度。

源极接触件230和230A是从台面结构71的某些部分形成的，源极接触件232和232A是从台面结构73的某些部分形成的，并且源极接触件234和234A是从台面结构79的某些部分形成的。因此，活跃场效应晶体管(“FET”)是从沟槽70、72和74并且从台面结构71和73形成的。箝位结构是从沟槽74与76之间的台面结构75形成的。应当提到的是，构成半导体组件(比如共射共基半导体组件)的某些部分的活跃半导体器件(比如场效应晶体管(“FET”))可以从沟槽70、72和74以及台面结构71和73形成，充当用于活跃场效应晶体管的保护性器件的箝位结构可以从沟槽74和76以及台面结构75形成。

半导体组件10包括连接源极接触件的源极金属化系统13，连接栅极接触件的栅极金属化系统15，以及用于把栅极接触件连接到其他电路元件的金属延伸15A。

图2A和2B是根据本实用新型的一个实施例的沿着图1的剖面线1A-1A取得的半导体组件10的剖面图。应当提到的是，图2A和2B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中同时发生。图2A和2B可以被统称作图2。图2被显示成两幅图以便放大图2，并且更好地示出半导体组件10的特征。在图2A和2B(即图2)中示出了具有相对表面52和54的半导体材料50。表面52也被称作正面或顶部表面，表面54也被称作底部或背面表面。根据该实施例，半导体材料50包括掺杂有N型导电性的杂质材料的半导体衬底56，并且该衬底具有范围从大约0.0005欧姆-厘米(Ω-cm)到大约0.005Ω-cm的电阻率。优选的是，衬底56的电阻率是大约0.001Ω-cm。作为举例，衬底56可以掺杂有N型导电性的杂质材料，比如磷、砷、锑等等。作为举例，衬底56是硅。

根据一个实施例，半导体材料50还包括形成在衬底56上的N型导电性的半导体材料层60。半导体层60可以利用半导体外延生长技术、半导体掺杂和扩散技术等等来形成。作为举例，半导体层60是通过外延生长技术形成的，并且具有范围从大约2微米(μm)到大约10μm的厚度以及范围从大约5.0x10¹⁵原子每立方厘米(原子/cm³)到大约1.0x10¹⁷原子/cm³的掺杂剂浓度。本领域技术人员将认识到，微米可以被称作micron。应当提到的是，半导体层60可以是具有均匀掺杂浓度的单个半导体材料层；半导体层60可以是具有梯级掺杂浓度的单个半导体材料层；或者半导体层60可以由具有不同掺杂浓度的两个或更多半导体层构成。取决于半导体组件10的所期望的漏极到源极额定击穿电压(“BVDSS”)，半导体层60的掺杂剂浓度和厚度可以被增大或减小。或者，衬底56的导电性类型可以与半导体层60的导电性类型相反，从而例如形成绝缘栅双极型晶体管(IGBT)。可以利用半导体材料50制造的其他半导体器件包括垂直电力MOSFET、MOS栅晶闸管以及相关领域技术人员所知晓的其他等效结构。

应当提到的是，掺杂有N型掺杂剂或杂质材料的区段或层被称为具有N型导电性或N导电性类型，并且掺杂有P型掺杂剂或杂质材料的区段或层被称为具有P型导电性或P导电性类型。

掩蔽层62可以被形成在半导体材料50上或者从半导体材料50形成。掩蔽层62可以是电介质膜或者针对被用来形成沟槽或沟槽特征的蚀刻化学品的膜抗蚀剂。作为举例，掩蔽层62是具有范围从大约0.1μm到大约1.0μm的厚度的热生长的氧化物。或者，掩蔽层62可以是利用等离子增强化学气相沉积形成的TEOS层。仍然参照图2，在电介质层62之上模制一层光致抗蚀剂从而形成掩蔽结构64，其具有掩蔽元件66和暴露出电介质层62的某些部分的开口68。

现在参照图3A和3B，其中分别示出了根据本实用新型的一个实施例的处于比图2A和2B的剖面图更加后期的制造阶段的半导体组件10的制造的剖面图。应当提到的是，图3A和3B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图3A和3B可以被统称作图3。图3被显示成两幅图以便放大图3，并且更好地示出半导体组件10的特征。更具体来说，图3A和3B示出了从表面52的某些部分延伸到外延层60中的沟槽26、70、72、74和76的形成。作为举例，沟槽26、70、72、74和76例如是通过使用等离子蚀刻技术利用基于碳氟化合物或氟的蚀刻化学品(例如SF₆/O₂)对外延层60进行蚀刻而形成的。根据一个实施例，沟槽26、70、72、74和76延伸到外延层60中但是没有延伸到衬底56，根据另一个实施例，沟槽26、70、72、74和76延伸经过外延层60并且延伸到衬底56中。作为举例，沟槽26、70、72、74和76具有范围从大约1μm到大约3μm的厚度并且是利用单个蚀刻步骤形成的。或者，沟槽26、70、72、74和76可以利用多步蚀刻处理来形成。用于形成沟槽26、70、72、74和76的技术不是本实用新型的限制。沟槽26具有侧壁26S₁和26S₂以及底面26F；沟槽70具有侧壁70S₁和70S₂以及底面70F；沟槽72具有侧壁72S₁和72S₂以及底面72F；沟槽74具有侧壁74S₁和74S₂以及底面74F；并且沟槽76具有侧壁76S₁和76S₂以及底面76F。虽然沟槽26、70、72、74和76被显示成具有垂直侧壁、水平底部和尖锐角落，但是本领域技术人员将认识到，沟槽26、70、72、74和76的侧壁可以具有斜坡并且其底面可以是圆化的。

应当提到的是，处于沟槽70与72之间的外延层60的部分可以被称作台面结构71，处于沟槽72与74之间的外延层60的部分可以被称作台面结构73，并且处于沟槽74与76之间的外延层60的部分可以被称作台面结构75。邻近沟槽76的侧面76S₂的外延层60的部分可以被称作台面结构77，并且邻近侧面70S₁的外延层60的部分可以被称作台面结构79。台面结构71具有宽度D₁，台面结构73具有宽度D₂，并且台面结构75具有宽度D₃。宽度D₃大于宽度D₁和D₂。根据一个实施例，宽度D₁等于宽度D₂。

现在参照图4A和4B，其中示出了处于比图3A和3B的剖面图更加后期的制造阶段的半导体组件10的制造的剖面图。应当提到的是，图4A和4B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图4A和4B可以被统称作图4。图4被显示成两幅图以便放大图4，并且更好地示出半导体组件10的特征。更具体来说，图4A和4B示出了材料层82被形成在沟槽26、70、72、74和76的侧壁、末端和底面上并且被形成在半导体材料50的表面52上。处于沟槽70、72、74和76中的层82的部分充当栅极层或栅极电介质膜。用于栅极层82的适当的材料包括二氧化硅、氮化物、五氧化二钽、二氧化钛、钛酸锶钡、高k电介质材料、前述各项的组合或者本领域技术人员所知晓的等效材料。作为举例，栅极层82是具有范围从大约0.01μm到大约0.05μm的厚度的二氧化硅。根据一个实施例，栅极层82是在所述处理的早期阶段形成的，从而有助于保持栅极层82与半导体层60之间的界面的完整性，并且还为栅极层82提供更加均匀的膜厚度。

仍然参照图4A和4B，邻近栅极层82形成材料层84。层84可以由不同于栅极层82的材料构成。根据一个实施例，当栅极层82是二氧化硅时，层84是氮化硅。作为举例，层84是利用低压化学气相沉积(LPCVD)技术形成的，并且具有范围从大约0.01μm到大约0.05μm的厚度。

邻近层84或者在层84上形成电介质材料层86。根据一个实施例，电介质层86是使用LPCVD技术利用原硅酸四乙酯(TEOS)源材料形成的氧化物。或者，电介质层86可以使用具有高温氧化物(HTO)处理的LPCVD(LPCVD/HTO)来形成，从而与利用TEOS源材料形成的LPCVD氧化物相比可以形成更高密度的沉积氧化物。作为举例，对于LPCVD/HTO处理可以把硅烷源材料与例如一氧化二氮(N₂O)之类的氧化反应物一起使用。根据一个实例，电介质层86具有范围从大约0.04μm到大约0.25μm的厚度。应当提到的是，通过选择层86的厚度可以调节半导体组件10的击穿电压。举例来说，通过把电介质层86制作成具有范围从大约0.2μm到大约0.25μm的厚度，半导体组件10可以被制造成具有大约60伏特的击穿电压BVDSS。

导电材料层80被形成在电介质层86上并且被形成在沟槽26、70、72、74和76中。导电层80可以是金属或者掺杂晶体半导体层。作为举例，导电层80是掺杂有N型掺杂剂(比如磷或砷)的多晶硅。在掺杂之后，可以在惰性周围环境或氧化剂中对多晶硅进行退火。

现在参照图5A和5B，其中示出了处于比图4A和4B的剖面图更加后期的制造阶段的半导体组件10的制造的剖面图。应当提到的是，图5A和5B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图5A和5B可以被统称作图5。图5被显示成两幅图以便放大图5，并且更好地示出半导体组件10的特征。导电层80例如利用化学机械平面化(planarization)(CMP)技术被平面化，从而分别留下沟槽70、72、74、76和26中的部分80A、80B、80C、80D和80E。

现在参照图6A和6B，其中示出了处于比图5A和5B的剖面图更加后期的制造阶段的半导体组件10的制造的剖面图。应当提到的是，图6A和6B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图6A和6B可以被统称作图6。图6被显示成两幅图以便放大图6，并且更好地示出半导体组件10的特征。在电介质层86的被暴露出的部分以及多晶硅部分80A、80B、80C、80D和80E之上模制光致抗蚀剂层从而形成掩蔽结构85，其具有掩蔽元件87以及分别暴露出沟槽70、72、74和76中的多晶硅部分80A、80B、80C和80D的开口89。应当提到的是，掩蔽元件87保护多晶硅部分80E在后续处理步骤处免于被蚀刻，并且将从多晶硅部分80E的一部分制作屏蔽电极。

现在参照图7A和7B，其中示出了处于比图6A和6B的剖面图更加后期的制造阶段的半导体组件10的制造的剖面图。应当提到的是，图7A和7B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图7A和7B可以被统称作图7。图7被显示成两幅图以便放大图7，并且更好地示出半导体组件10的特征。分别处于沟槽70、72、74和76中并且通过开口89被暴露出的部分80A、80B、80C和80D例如利用反应离子蚀刻(RIE)被各向异性地蚀刻，从而分别在沟槽70、72、74和76的下方或底部部分中形成屏蔽电极90、92、94和96。应当提到的是，沟槽26中的多晶硅部分80E受到掩蔽元件87保护，并且充当屏蔽电极。利用本领域技术人员已知的技术移除掩蔽元件87。

在移除掩蔽元件87之后，分别处于沟槽70、72、74、76和26中的屏蔽电极部分90、92、94、96和80E被各向异性地蚀刻，以便使得屏蔽电极80E的顶表面略微凹陷在主表面52下方。接下来，邻近部分80E的电介质层86的部分、通过屏蔽电极90、92、94和96的形成而被暴露出的电介质层86的部分以及处于主表面52之上的层84的部分顶上的电介质层86的部分被移除，从而留下屏蔽电极90与沟槽70 中的电介质层84的部分之间的部分86A；留下屏蔽电极92与沟槽72中的电介质层84的部分之间的部分86B；留下屏蔽电极94与沟槽74中的电介质层84的部分之间的部分86C；留下屏蔽电极96与沟槽76中的电介质层84的部分之间的部分86D；并且留下屏蔽电极80E与沟槽26中的电介质层84的部分之间的部分86E。

现在参照图8A和8B，形成电介质层91、93、95、97和99，从而分别覆盖屏蔽电极80E以及屏蔽电极90、92、94和96的上表面。应当提到的是，图8A和8B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图8A和8B可以被统称作图8。图8被显示成两幅图以便放大图8，并且更好地示出半导体组件10的特征。根据一个实施例，电介质层91、93、95和97包括利用热氧化技术形成的二氧化硅。作为举例，电介质层91、93、95、97和99是利用干法氧化技术形成的，并且具有范围从大约0.1μm到大约0.3μm的厚度。

应当提到的是，在电介质层91、93、95、97和99的形成期间，可以从电介质层91形成凹陷或“尖牙状(fanged)”区段91F；可以从电介质层93形成尖牙状区段93F；可以从电介质层95形成尖牙状区段95F；可以从电介质层97形成尖牙状区段97F；并且可以从电介质层99形成尖牙状区段99F。

在可选步骤中，可以邻近电介质层84并且邻近二氧化硅层91、93、95、97和99形成电介质层100。根据一个实施例，层100是沉积氧化物层，其被形成为具有范围从大约0.015μm到大约0.15μm的厚度。作为举例，电介质层100是通过使用LPCVD技术利用TEOS源材料形成的。

现在参照图9A和9B，例如利用缓冲氢氟酸(HF)湿法蚀刻对电介质层100进行蚀刻，从而形成：电介质层91与沟槽70中的电介质层84的部分之间的电介质填充物100A；电介质层93与沟槽72中的电介质层84的部分之间的电介质填充物100B；电介质层95与沟槽74中的电介质层84的部分之间的电介质填充物100C；电介质层97与沟槽76中的电介质层84的部分之间的电介质填充物100D；以及电介质层99与沟槽26中的电介质层84的部分之间的电介质填充物100E。在蚀刻步骤之后可以使用清洁处理，比如SC1清洁。或者，可以跳过电介质层100的形成。应当提到的是，图9A和9B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图9A和9B可以被统称作图9。图9被显示成两幅图以便放大图9，并且更好地示出半导体组件10的特征。

现在参照图10A和10B，电介质层84的所暴露出的部分被移除，并且沟槽26、70、72、74和76中的电介质层84的部分被凹陷，从而留下沟槽26中的部分84E、沟槽70中的部分84A、沟槽72中的部分84B、沟槽74中的84C以及沟槽76中的部分84D。根据其中层84是氮化硅的一个实施例，热磷酸可以被用于所述移除和凹陷步骤。层84可以在电介质层91、93、95、97和99下方被凹陷大约0μm到大约0.1μm。或者，层84可以在电介质层91、93、95、97和99下方被凹陷大约0.01μm到大约0.05μm。在蚀刻步骤之后可以使用清洁处理，以便例如清洁栅极层82的表面。所述清洁步骤可以利用SC1/SC2清洁来实现。应当提到的是，图10A和10B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图10A和10B可以被统称作图10。图10被显示成两幅图以便放大图10，并且更好地示出半导体组件10的特征。

可以邻近栅极层82分别在沟槽70、72、74、76和26的凹陷部分内的部分84A、84B、84C、84D和84E的所暴露出的子部分上形成电介质材料层110，并且覆盖电介质层91、93、95、97和99。根据一个实施例，电介质层110可以被配置成把层84A、84B、84C、84D和84E进一步与器件10内的其他结构(例如栅极电极结构)隔离。作为举例，电介质层110是利用经过修改的处理条件的LPCVD/HTO处理形成的二氧化硅层。在一个实施例中，电介质层110可以具有范围从大约0.005μm到大约0.05μm的厚度。在其中未使用电介质层100的一个实施例中，电介质层110可以具有范围从大约0.02μm到大约0.05μm的厚度。应当提到的是，在该实施例中，栅极电介质结构包括栅极层82和电介质层110。

在一个实施例中，电介质层110可以被形成为在沟槽26、70、72、74和76的长度上具有总体上均匀的厚度的共形层，包括在电介质层84的凹陷部分内。

仍然参照图10A和10B，可以在沟槽26、70、72、74和76的某些部分内并且邻近电介质层110形成导电层或掺杂多晶半导体层112。作为举例，所述导电层由多晶硅构成。所述导电材料可以掺杂有N型掺杂剂，比如磷或砷。

现在参照图11A和11B，例如使用CMP技术对导电层112进行平面化，从而产生沟槽70中的栅极电极112A、沟槽72中的栅极电极112B、沟槽74中的栅极电极112C以及沟槽76中的栅极电极112D。应当提到的是，栅极电极112A、112B、112C和112D分别通过电介质层91、93、95和97与屏蔽电极90、92、94和96电隔离。栅极电极112A、112B、112C和112D可以被称作栅极。导电层112的一部分112E在导电层112的平面化之后保留在沟槽26中。还应当提到的是，图11A和11B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图11A和11B可以被统称作图11。图11被显示成两幅图以便放大图11，并且更好地示出半导体组件10的特征。

现在参照图12A和12B，栅极电极112A、112B、112C和112D例如利用反应离子蚀刻被凹陷。还应当提到的是，图12A和12B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图12A和12B可以被统称作图12。图12被显示成两幅图以便放大图12，并且更好地示出半导体组件10的特征。在一个实施例中，栅极电极112A、112B、112C和112D可以在主表面52下方被凹陷从大约0.10μm到大约0.25μm的距离。此外，导电层112的部分112E被凹陷或者被移除，从而暴露出沟槽26中的电介质层110。在电介质层110以及栅极电极112A、112B、112C和112D之上模制光致抗蚀剂层，从而形成具有掩蔽元件116以及暴露出电介质层110的某些部分的开口118的掩蔽结构114。形成从主表面52的某些部分延伸到台面结构71、73、75、77和79中的主体、基底或掺杂区段120。主体区段120可以具有与外延层60的导电性类型相反的导电性类型。主体区段120可以从主表面52延伸到一定深度，例如从大约0.5μm到大约2μm的深度。主体区段120的底部可以略微高于栅极电极112A、112B、112C和112D的底部。应当理解的是，可以在更加早期的制作阶段形成主体区段120，例如在形成沟槽26、70、72、74和76之前。主体区段120可以利用例如离子植入和退火技术之类的掺杂技术来形成。掩蔽结构114被移除。台面结构71和73中的主体区段120提供用于场效应晶体管的导电沟道。

现在参照图13A和13B，可以形成覆盖主表面52的某些部分的掩蔽层(未示出)。还应当提到的是，图13A和13B是一起描述的，这是因为其表示沿着图1的剖面线1A-1A取得的区段，并且在半导体组件10的制造过程中彼此同时发生。图13A和13B可以被统称作图13。图13被显示成两幅图以便放大图13，并且更好地示出半导体组件10的特征。在一个实施例中，可以在主体区段120内、在主体区段120中或者覆盖主体区段120形成源极区段、电流导通区段或者电流载送区段124，并且其可以从主表面52延伸到一定深度，例如从大约0.1μm到大约0.5μm的深度。根据一个实施例，源极区段124可以具有N型导电性，并且例如可以利用磷或砷掺杂剂源形成。在一个实施例中，可以使用离子植入掺杂处理在主体区段120内形成源极区段124。随后可以移除掩蔽层，并且可以对所植入的掺杂剂进行退火。应当提到的是，主体区段120可以具有适合于形成作为导通沟道或沟道区段122操作的反转层的掺杂剂浓度，并且主体区段120把源极区段124与至少台面结构73中的半导体材料50分开。

现在参照图14A和14B以及图15A和15B，可以在电介质层110上并且在栅极电极112A、112B、112C和112D以及屏蔽电极80E之上形成一个或多个电介质层130。所述一个或多个电介质层130构成电介质或绝缘层，并且可以被配置成层间电介质(“ILD”)结构。作为举例，电介质层130是二氧化硅，比如有掺杂或无掺杂沉积二氧化硅。根据一个实施例，电介质层130可以包括掺杂有磷或者硼和磷的至少一个沉积二氧化硅层，以及至少一个无掺杂氧化物层。在一个实例中，所述一层或多层130可以具有范围从大约0.4μm到大约1μm的厚度。所述一层或多层130可以被平面化以便提供更加均匀的表面拓扑结构，从而改进可制造性。应当提到的是，根据本实用新型的一个实施例，图14A和14B是沿着图1的剖面线1B-1B取得的半导体组件10的剖面图，并且图15A和15B是沿着图1的剖面线1A-1A取得的半导体组件10的剖面图。还应当提到的是，图14A和14B以及图15A和15B的剖面图表示在半导体组件10的制造期间同时取得的视图。图14A和14B可以被统称作图14，并且图15A和15B可以被统称作图15。图15A和15B示出了在该处没有接触件28的半导体组件10的一部分。图14被显示成两幅图以便放大图14并且更好地示出半导体组件10的特征，图15被显示成两幅图以便放大图15并且更好地示出半导体组件10的特征。

仍然参照图14A和14B以及图15A和15B，可以形成覆盖一层或多层130的掩蔽层(未示出)。栅极接触件开口或栅极接触件通孔134、136、138和139被穿过电介质层130形成并且分别进入到栅极电极112A、112B、112C和112D中，源极接触件开口或源极接触件通孔140、142和143(在图15A中示出)被穿过电介质层130形成并且分别进入到台面结构71、73和79中，并且屏蔽接触件开口或屏蔽接触件通孔144、146、148和150被穿过电介质层130形成并且进入到台面结构75中。根据一个实施例，掩蔽层可以被移除，并且凹陷蚀刻可以被用来移除通过接触件开口134、136、138、139、140、142、143、144、146、148和150暴露出的半导体材料的部分。可以在分别暴露出栅极电极112A、112B、112C和112D的开口134、136、138和139中形成覆盖一层或多层130的某些部分的掩蔽层(未示出)。所述掩蔽层留下打开的接触件开口140、142、143、144、146、148和150。P型接触增强区段或接触区段160A、160B和160C可以分别被形成到台面结构71、73和79中的源极电极区段。P型增强接触区段162、164、166和168可以被形成在台面结构75中。接触区段160A、160B、160C、162、164、166和168可以利用例如离子植入和退火技术之类的掺杂技术来形成，并且提供去到台面结构71、73、75和79中的半导体材料的更低接触电阻。

参照图16A、16B、17A、17B、18A和18B，分别在(图14A和14B中示出的)接触件开口134、136、138、139中形成势垒层180、182、184和186，分别在(图15A-15B中示出的)接触件开口143、140、142、144、146、148和150中形成势垒层192、188、190、200、202、204和206，并且在形成于沟槽26、70、72、74和76中的接触件开口(未示出)中形成势垒层208A、208B、208C、208D和186，也就是说分别沿着形成于沟槽26、70、72、74和76中的开口的底面和侧壁形成势垒层208A、208B、208C、208D和186。分别在势垒层180、182、184和186上形成接触件220、222、224和226；分别在势垒层192、188、190、200、202、204和206上形成接触件234、230、232、240、242、244和246；并且分别在势垒层208A、208B、208C、208D和186上形成接触件248、221、223、225和227。根据一个实施例，势垒材料被形成在电介质层130上并且被形成在接触件开口134、136、138、139、143、140、142、144、146、148和150中，以及形成于沟槽26、70、72、74和76中的接触件开口(未示出)中。用于势垒层的适当材料包括氮化钛、钛钨等等。例如钨之类的导电层(未示出)被沉积来填充接触件开口134、136、138、139、143、140、142、144、146、148和150以及形成在沟槽26、70、72、74和76中的接触件开口(未示出)。该导电层例如利用CMP处理被平面化，从而分别在接触件开口134、136、138、139中形成接触件220、222、224和226，分别在接触件开口143、140、142、144、146、148和150中形成接触件234、230、232、240、242、244和246，并且在形成于沟槽26、70、72、74和76中的接触件开口(未示出)中形成接触件248、221、223、225和227。

形成与接触件248、221、223、226、240、242、244、246、227、234、230和232接触的金属化系统13，比如铝-铜(AlCu)金属化系统。形成与接触件220、222、224和226接触的金属化系统15，比如铝-铜(AlCu)金属化系统。

应当提到的是，图16A和16B分别是图14A和14B的半导体组件10的剖面图，但是处于更加后期的制造阶段；图17A和17B分别是图15A和15B的半导体组件10的剖面图，但是处于更加后期的制造阶段；并且图18A和18B被一起描述，这是因为其表示沿着图1的剖面线1C-1C取得的区段。图16A、16B、图17A、17B、18A和18B表示在半导体组件10的制造期间同时取得的视图。图16A和16B可以被统称作图16；图17A和17B可以被统称作图17；并且图18A和18B可以被统称作图18。图16被显示成两幅图以便放大图16，并且更好地示出半导体组件10的特征；图17被显示成两幅图以便放大图17，并且更好地示出半导体组件10的特征；并且图18被显示成两幅图以便放大图18，并且更好地示出半导体组件10的特征。

因此，接触增强区段162、势垒结构200和箝位接触件240形成箝位结构210；接触增强区段164、势垒结构202和箝位接触件242形成箝位结构212；接触增强区段166、势垒结构204和箝位接触件244形成箝位结构214；并且接触增强区段168、势垒结构206和箝位接触件246形成箝位结构216。

可以形成覆盖衬底56的主表面54的导电层250。在一个实施例中，导电层250可以是可软焊金属结构，比如钛-镍-银、铬-镍-金或者本领域技术人员所知晓的其他相关或等效材料，并且被配置成漏极电极或端子。

图18A和18B进一步示出了分别在沟槽70、72、74和76的某些部分中形成导电材料80的导电部分112E、112F、112G和112H。导电部分112E、112F、112G和112H分别通过接触件221、223、225和226 电连接到电互连13。导电部分112E电连接到屏蔽电极90，导电部分112F电连接到屏蔽电极92，导电部分112G电连接到屏蔽电极94，并且导电部分112H电连接到屏蔽电极96。应当提到的是，导电部分112E和屏蔽电极90可以是从导电材料80形成的沟槽70中的连续部分，导电部分112F和屏蔽电极92可以是从导电材料80形成的沟槽72中的连续部分，导电部分112G和屏蔽电极94可以是从导电材料80形成的沟槽74中的连续部分，并且导电部分112H和屏蔽电极96可以是从导电材料80形成的沟槽76中的连续部分。

应当认识到，已经提供了包括沟槽金属氧化物半导体场效应晶体管(“MOSFET”)260的屏蔽栅极半导体组件。MOSFET 260可以被称作屏蔽栅极半导体器件，并且是从台面结构73和沟槽74形成的。在沟槽74的靠近底面74F的一部分中形成栅极屏蔽或屏蔽电极94，在屏蔽电极94之上形成绝缘材料95，并且在绝缘材料95之上形成栅极电极112C。因此，栅极电极112C通过电介质材料95与栅极屏蔽94垂直间隔开。沟槽74通过台面结构75与沟槽76间隔开。从台面结构75形成一个或多个箝位结构210-216。每一个箝位结构包括延伸到半导体材料50中的第一距离处的接触件开口144，经过接触件开口144形成增强掺杂剂区段162A，在接触件开口144中形成势垒结构200，并且在势垒结构200上形成导电材料240A，其中导电材料240A充当接触件。

因此，前面描述了具有集成的箝位结构的沟槽MOSFET。所述沟槽MOSFET包括具有宽度为D1和D2的台面结构71和73的活跃区域，其中D1和D2基本上相等。宽度D1和D2被选择成使得台面结构71和73中的N型epi在MOSFET处于雪崩击穿时可以被完全耗尽。通过完全耗尽台面结构71和73会降低台面结构71和73中的主体区段与N-epi之间的P-N结处的电场，从而对于MOSFET允许更高的击穿电压。所述沟槽MOSFET还包括形成在宽度为D3的台面结构75中的箝位结构，其中D3大于宽度D1和D2。宽度D3被选择成使得台面结构75中的N型epi无法被完全耗尽。宽度D3可以比宽度D1和D2大至少20％，并且可以优选地比宽度D1和D2大2到100倍之间。这使得台面结构75中的主体区段与N-epi之间的P-N结处的电场高于台面结构71和73中的电场，从而导致台面结构75中的低于台面结构71和73中的击穿电压。由于台面结构75无法被完全耗尽，因此峰值电场(从而还有雪崩击穿)在远离沟槽74和76的P-N结处发生，从而防止进入到沟槽74和76中的任何电荷注入。因此，通过在台面结构75中具有更低的雪崩击穿电压，所述箝位结构防止沟槽MOSFET的活跃区域进入雪崩击穿，从而保护了沟槽MOSFET。

至少分别形成到台面结构71和73的接触件230和232充当去到台面结构71和73中的主体区段的源极接触件。导电层13把接触件230和232电连接在一起。导电层250充当半导体组件10的漏极端子。

当在半导体组件10的漏极与源极端子之间(也就是在导电层250与13之间)施加反向偏置电压时，在比台面结构73中更低的电压下在台面结构75中发生雪崩击穿。在比发生在台面结构73中的低至少10％(百分比)的电压下发生台面结构75中的雪崩击穿。

应当提到的是，台面结构75中的雪崩击穿在远离沟槽74和76的第二导电性类型的主体区段与第一导电性类型的半导体材料50之间的结处发生。

图19是根据本实用新型的一个实施例的包括半导体芯片12A的半导体组件10A的放大平面图。半导体组件10A类似于半导体组件10，其不同之处在于，取代在台面结构75中形成多个箝位结构210、212、214和216，在台面结构75中形成单个箝位结构210A。应当提到的是，根据一些实施例，可以从台面结构75形成单个箝位结构，其延伸距离小于台面结构75从沟槽74的侧面74S₂向沟槽76的侧面76S₁延伸的距离的100％。举例来说，所述单个箝位结构可以延伸经过台面结构75的10％、台面结构75的25％、台面结构75的50％、台面结构75的60％、台面结构75的75％、台面结构75的80％、台面结构75的90％、台面结构75的95％等等。

图20A和20B是根据本实用新型的一个实施例的沿着图19的剖面线20-20取得的半导体组件10A的剖面图。应当提到的是，图20A和20B是一起描述的，这是因为其表示沿着图19的剖面线20-20取得的区段，并且在半导体组件10A的制造过程中同时发生。图20A和20B可以被统称作图20。图20A和20B中示出的半导体组件10A的剖面图类似于图18A和18B中示出的半导体组件10的剖面图，其不同之处在于，在台面结构75中形成单个P增强型接触区段162A，从P增强接触区段162A形成势垒结构190A，并且从台面结构75形成屏蔽电极240A。因此，用于制造半导体组件10A的处理步骤类似于用于形成半导体组件10的处理步骤。

图21A和21B是根据本实用新型的一个实施例的沿着图19的剖面线21-21取得的半导体组件10A的剖面图。应当提到的是，图21A和21B是一起描述的，这是因为其表示沿着图19的剖面线21-21取得的区段，并且在半导体组件10A的制造过程中同时发生。图21A和21B可以被统称作图21。图21A和21B中示出的半导体组件10A的剖面图类似于图17A和17B中示出的半导体组件10的剖面图，其不同之处在于，在台面结构75中形成单个P增强型接触区段162A，从P增强接触区段162A形成势垒结构190A，并且从台面结构75形成箝位接触件241。接触增强区段162A、势垒结构190A和箝位接触件240A形成箝位结构210A。因此，用于制造半导体组件10A的处理步骤类似于用于形成半导体组件10的处理步骤。

图22是根据本实用新型的一个实施例的半导体组件10B的放大平面图。半导体组件10B类似于半导体组件10，其不同之处在于，取代在台面结构75中形成多个箝位接触件210、212、214和216，形成箝位接触件213和215，从而使得端接沟槽26处于箝位接触件213与台面结构79之间。因此，台面结构75不具有箝位接触件210、212、214和216。

现在参照图23，其中示出了沿着图22的剖面线23-23取得的半导体组件10B的剖面图。更具体来说，图23示出了邻近沟槽26的侧面26S₁形成的箝位结构213和215。类似于箝位结构210-216，箝位结构213和215包括接触增强区段、势垒结构以及箝位接触件。更具体来说，箝位结构213包括接触增强区段164B、势垒结构192B和箝位接触件214，并且箝位结构215包括接触增强区段162B、势垒结构190B和箝位接触件216。前面已经参照箝位结构210-216的描述对用于形成接触增强区段、势垒结构以及接触增强区段的方法进行了描述。

图24A和24B示出了根据本实用新型的另一个实施例的包括箝位结构的半导体组件10C。半导体组件10C的顶视图类似于图1中示出的半导体组件10的顶视图，并且图24A和24B中示出的半导体组件10C的剖面图分别类似于图17A和17B中示出的半导体组件10的剖面图。根据一个方面，可以包括P型杂质材料的可选植入以便形成掺杂剂区段354。或者，可以包括N型材料的可选植入以便在半导体层60中形成掺杂剂区段356，或者包括N型杂质材料的可选植入以便形成可选的N型源极/漏极掺杂剂区段352。应当提到的是，半导体组件10可以包括掺杂剂区段352、354和356当中的每一个或者所述掺杂剂区段的子集，例如仅有掺杂剂区段352、仅有掺杂剂区段354、仅有掺杂剂区段356或者掺杂剂区段352、354和356的组合。

虽然在这里公开了特定的优选实施例和方法，但是本领域技术人员通过前面的公开内容将认识到，在不背离本实用新型的精神和范围的情况下，可以对这样的实施例和方法作出变化和修改。本实用新型应当仅在所附权利要求书以及适用的法律规则和原则所要求的范围内受到限制。