半导体封装组件的制作方法

本实用新型涉及半导体封装领域，特别是涉及半导体封装领域中的半导体封装组件。

背景技术：

封装件与半导体芯片(Chip)或裸片(die)需要被高度集成在有限面积的封装结构中。而现有的半导体封装内封装(Package In Package，PIP)结构是采用表面贴装技术(Surface Mount Technology，SMT)将封装件与半导体芯片或裸片平行放置在封装基板上，这样的封装结构不仅占用了较大的封装基板面积，而且浪费了半导体芯片或裸片下方的使用空间。举例来说，通常电源模块效率需要在尺寸和效率之间做出取舍，借助更大尺寸的驱动器、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)和磁性组件，可以实现更高效率。但是现今封装结构中往往需要将其它芯片另外整合在同一封装中，芯片在封装基板上二维的设置将造成封装结构的面积无法缩小。且电源模块的封装因大电流的流通造成整体组件的温度较高，需要更好的散热效能。

因此，有必要提供一种新的半导体封装组件，以解决现有技术所存在的问题，从而适应日益严苛的小型化的市场需要。

技术实现要素：

本实用新型的目的之一在于提供一半导体封装组件，其在将封装件与其它半导体芯片或裸片封装在一起的同时可有效保证半导体封装组件的小型化。

本实用新型的一实施例提供一半导体封装组件，其包括：承载件，其上表面设置有若干接合垫；封装件，其经配置以表面贴装技术设置于所述承载件的上表面以与若干接合垫中的相应第一者电连接；待封装件，其叠加于封装件的第一表面上且经配置以与若干接合垫中的相应第二者电连接；以及绝缘壳体，至少遮蔽所述承载件的上表面、封装件及所述待封装件。

在本实用新型的实施例中，该封装件为QFN(Quad Flat No-lead Package，方形扁平无引脚封装)元件。在本实用新型的又一实施例中，该封装件为电源模块。在本实用新型的实施例中，该封装件具有与第一表面相对的第二表面，该第二表面上设置有引脚以经配置与若干接合垫中的相应第一者电连接。在本实用新型的又一实施例中，该封装件的第二表面进一步设置有接地垫及芯片，该芯片设置于接地垫上并经由引线将芯片连接至接地垫。在本实用新型的实施例中，该引脚由引线框架形成。在本实用新型的又一实施例中，该待封装件是通过导电胶或非导电胶与第一表面粘连。在本实用新型的实施例中，该待封装件是通过打线接合工艺以经配置与若干接合垫中的相应第二者电连接。在本实用新型的又一实施例中，该承载件具有与上表面相对的下表面，下表面设置有若干焊垫，若干焊垫经配置以与若干接合垫电路导通。在本实用新型的实施例中，若干焊垫上进一步设置有相应焊球以提供半导体封装组件的外部引脚。

本实用新型实施例提供的半导体封装组件能够充分利用半导体芯片或裸片下方的使用空间，从而实现减小封装面积，提升半导体封装组件的集成度、减小产品尺寸等优点。

附图说明

图1是根据本实用新型一实施例的半导体封装组件的俯视结构示意图

图2是根据本实用新型一实施例的半导体封装组件的纵向截面示意图

具体实施方式

为更好的理解本实用新型的精神，以下结合本实用新型的优选实施例对其作进一步说明。以下各实施例的说明是参考附加的图式，用以例示本实用新型可用以实施的特定实施例。再者，本实用新型所提到的方向用语，例如上、下、纵向等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。

图1是根据本实用新型一实施例的半导体封装组件100的俯视结构示意图，图2是根据本实用新型一实施例的半导体封装组件100的纵向截面示意图，该半导体封装组件100可以是图1中的半导体封装组件100。

如图1、2所示，根据本实用新型一实施例的半导体封装组件100包括：承载件10、封装件12、待封装件14及绝缘壳体16。该待封装件14可以是裸片或芯片。在其它实施例中，半导体封装组件100可进一步包含更多待封装元件14，此处仅为叙述方便。该承载件10可以为引线框架、封装基板或硅基板。

该承载件10的上表面102设置有若干接合垫104，下表面106设置有若干焊垫108，藉由承载件10内部设置的通孔等(未示出)可实现两者间的电路导通。在本实施例中，下表面106上的焊垫108进一步植有焊球109以提供半导体封装组件100的外部引脚。

封装件12为QFN元件，或是类似于QFN元件的其它封装元件，其经配置以承载于承载件10上，例如以表面贴装技术设置于承载件10的上表面102。封装件12具有相对的第一表面122和第二表面124，第二表面124上设置有引脚126，其可由引线框架形成。引脚126经配置以与若干接合垫104中的相应第一者104'电连接。在本实施例中，封装件12为电源模块的QFN封装，其具有设置于引线框架的接地垫130上的芯片128且将该芯片128经由引线132连接至引脚126。在另一实施例中，该芯片128经由覆晶(flip chip)方式连接至接地垫130。在又一实施例，该接地垫130与该引脚126分别经由焊料136连接至该承载件10上的若干接合垫104中的相应第一者104'和若干接合垫104中的相应第三者104”'。如此，该封装件12所产生的热量可以有效地导通至承载件10，进而使半导体封装组件100具有较佳的散热性能。

该裸片或芯片14叠加于该封装件12上，具体的，可承载于封装件12的第一表面122上且经配置以与若干接合垫104中的相应第二者104”电连接。在本实施例中，该裸片或芯片14是通过粘结剂，如非导电胶(未示出)与封装件12的第一表面122粘连。在本实施例中，裸片或芯片14可通过打线接合(Wire Bond)工艺由引线142连接至承载件10的上表面102的若干接合垫104中的相应第二者104”以实现裸片或芯片14与承载件10之间的电连接。

该绝缘壳体16经注塑形成以遮蔽该承载件10的上表面102、封装件12及裸片或芯片14等以保护内部电路不受外界因素破坏。

本实用新型实施例提供的半导体封装组件100，通过SMT技术在承载件10上设置封装件12，同时在封装件12的第一表面122上叠加设置裸片或芯片14，该裸片或芯片14经由打线接合电连接至承载件10，从而可充分利用裸片或芯片14下方的空间，节约承载件10的封装面积。因此，本实用新型的半导体封装组件可进一步提升产品整合密度，减小封装尺寸并强化散热性能。

本实用新型的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰。因此，本实用新型的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本实用新型的替换及修饰，并为本专利申请权利要求书所涵盖。