一种TDDB测试结构的制作方法

本实用新型涉及半导体测试领域，特别是涉及一种针对多晶硅层与第一金属线层之间的TDDB测试结构。

背景技术：

当在器件上加恒定的电压，使器件处于电荷积累状态，经过一段时间后，器件中的介电层就会击穿，这期间经历的时间就是在该条件下的寿命，也就是一般所说的与时间相关电介质击穿(time dependent dielectric breakdown，TDDB)，在后段制程(The back end of line，BEOL)中，TDDB是衡量金属介质层(inter-metal-dielectrics，IMD)以及半导体器件稳定性的关键因素之一。

在低介电常数k的电介质材料被引入到BEOL工艺后，介质经时击穿特性在互连中需要考虑和测试，特别是在技术特征尺寸低于45nm的时候。金属线层间介质经时击穿的数据通常使用“梳-梳”或“梳-蛇”形测试结构测得，也用于测试MOM电容结构的层间电介质。

对于多晶硅(Poly)与第一金属线层之间的介质经时击穿的可靠性测试结构，如图1和图2所示，通常使用“梳-梳”状的测试结构，且第一金属线层1’堆栈于多晶硅条2’之上。但是现有的针对多晶硅条层与第一金属线层之间的TDDB测试结构都不能真实反映芯片中介质经时击穿的性能，具体的原因如下：

1、实验数据显示，测试结构中的层间介质层通常要比芯片器件中的层间介质层厚，由于测试结构和真正芯片器件中的层间介质层的厚度不一致，例如，在测试结构中的层间介质层厚度是80um，而在实际芯片中可能只有45nm，所以，TDDB特性不能被正确合理的反映，测试得出的结果通常会比真实的性能要好。

2、由于测试结构中所有的多晶硅条是直接位于浅沟槽隔离区(STI)上的，多晶硅表面是非常平坦的，而在实际的芯片中，多晶硅表面是高低不平的，特别是在浅沟槽隔离区和有源区的交界处，所以，多晶硅与第一金属线层之间的介质层厚度在测试结构由于具有很平坦的表面而比真实芯片中的介质层厚度均匀。

技术实现要素：

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种针对多晶硅层与第一金属线层之间的TDDB测试结构，用于解决现有技术中的测试结构不能真实反映芯片中介质经时击穿可靠性的问题。

为实现上述目的，本实用新型提供一种TDDB测试结构，包括：衬底；多个有源区，形成于所述衬底上；浅沟槽隔离区，位于所述有源区两侧，适于将相邻两个所述有源区隔离；多晶硅条，相互平行且呈指状分布，所述多晶硅条沉积于所述有源区和/或所述浅沟槽隔离区上；第一金属线层，位于所述多晶硅条上方，且与所述多晶硅条电连接；层间介质层，填充于所述多晶硅条与所述第一金属线层之间，适于隔离所述多晶硅条与所述第一金属线层。

于本实用新型的一实施方式中，所述多晶硅条沉积于所述有源区和/或所述浅沟槽隔离区上，包括以下五个部分：第一部分，所述多晶硅条沉积于所述浅沟槽隔离区，且不覆盖所述浅沟槽隔离区的边缘；第二部分，所述多晶硅条沉积于所述浅沟槽隔离区，且靠近所述浅沟槽隔离区边缘的所述多晶硅条的边缘与所述浅沟槽隔离区的边缘相重合；第三部分，所述多晶硅条的一部分沉积于所述浅沟槽隔离区，另一部分沉积于所述有源区，且所述多晶硅条覆盖所述浅沟槽隔离区的边缘；第四部分，所述多晶硅条沉积于所述有源区，且靠近所述浅沟槽隔离区边缘的所述多晶硅条的边缘与所述浅沟槽隔离区的边缘相重合；第五部分，所述多晶硅条沉积于所述有源区，且不覆盖所述浅沟槽隔离区的边缘；

于本实用新型的一实施方式中，在所述第二部分中，所述多晶硅条沉积于大块的所述浅沟槽隔离区的中部位置，所述多晶硅条外周的所述浅沟槽隔离区内嵌有四个小块有源区，所述小块有源区为矩形结构，四个所述小块有源区分别间隔位于所述多晶硅条底面四条边的端部，且靠近所述多晶硅条底面四条边的所述小块有源区边缘与所述多晶硅条底面四条边相重合，靠近所述多晶硅条底面四条边延长线的所述小块有源区的边缘与所述多晶硅条底面四条边的延长线相重合。

于本实用新型的一实施方式中，在所述第三部分中，包括所述有源区与所述浅沟槽隔离区依次沿着所述多晶硅条长度方向上和宽度方向上设置的两种结构。

于本实用新型的一实施方式中，在所述第四部分中，所述多晶硅条沉积于大块的所述有源区的中部位置，所述多晶硅条外周的所述有源区内嵌有四个小块浅沟槽隔离区，所述小块浅沟槽隔离区为矩形结构，四个所述小块浅沟槽隔离区分别间隔位于所述多晶硅条底面四条边的端部，且靠近所述多晶硅条底面四条边的所述小块浅沟槽隔离区边缘与所述多晶硅条底面四条边相重合，靠近所述多晶硅条底面四条边延长线的所述小块浅沟槽隔离区的边缘与所述多晶硅条底面四条边的延长线相重合。

于本实用新型的一实施方式中，所述第一部分和所述第五部分的所述多晶硅条均至少设置两条，所述第二部分、所述第三部分和所述第四部分的所述多晶硅条均设置有两条。

于本实用新型的一实施方式中，所述多晶硅条与所述第一金属线层之间设有金属插塞，所述金属插塞适于电连接所述多晶硅条与所述第一金属线层。

于本实用新型的一实施方式中，所述第一金属线层通过测试金属互连线电连接，并通过所述测试金属互连线引出所述TDDB测试结构外。

于本实用新型的一实施方式中，还包括形成于所述有源区上的栅氧化层，所述多晶硅条沉积于所述栅氧化层上。

于本实用新型的一实施方式中，所述衬底为P型衬底或N型衬底。

如上所述，本实用新型的TDDB测试结构，具有以下有益效果：

1、提供能够反映多晶硅条与浅沟槽隔离区、有源区之间各种位置关系的结构，真实反映芯片层间介质层的厚度和平坦性，提高测试结果的合理性和准确性。

2、改进的测试结构可以防止一定方向上的对准偏移，如果有任何工艺缺陷或对准偏移，该测试结构能检测出相应的问题，例如CMP(化学机械研磨)均匀性改变、光刻对准偏移等问题。

附图说明

图1为现有技术中“梳-梳”状TDDB测试结构的剖视示意图。

图2为现有技术中“梳-梳”状TDDB测试结构的俯视示意图。

图3为本实用新型的TDDB测试结构的剖视示意图。

图4为本实用新型的TDDB测试结构的俯视示意图。

图5为本实用新型的TDDB测试结构为防止对准偏移而改进的俯视示意图。

元件标号说明

1’ 第一金属线层

2’ 多晶硅条

1 衬底

2 有源区

21 小块有源区

3 浅沟槽隔离区

31 小块浅沟槽隔离区

4 多晶硅条

5 第一金属线层

6 金属插塞

7 测试金属互连线

具体实施方式

以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。

请参阅图3至图5。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。

请参阅图3-图4，本实用新型提供一种TDDB测试结构，包括：衬底1；多个有源区2，形成于所述衬底1上；浅沟槽隔离区3，位于所述有源区2两侧，适于将相邻两个所述有源区2隔离；多晶硅条4，相互平行且呈指状分布，所述多晶硅条4沉积于所述有源区2和/或所述浅沟槽隔离区3上；第一金属线层5，位于所述多晶硅条4上方，且与所述多晶硅条4电连接；层间介质层(未示出)，填充于所述多晶硅条4与所述第一金属线层5之间，适于隔离所述多晶硅条4与所述第一金属线层5。

作为示例，所述多晶硅条4与所述第一金属线层5之间设有金属插塞6，所述金属插塞6适于电连接所述多晶硅条4与所述第一金属线层5。半导体领域所述的金属插塞6或通孔(Via)并非一般意义上的通孔，通常是指填有金属介质的通孔，用于连接多晶硅条4和第一金属线层5以及连接各个金属线层之间。

作为示例，所述第一金属线层5通过测试金属互连线7电连接，并通过所述测试金属互连线7引出所述TDDB测试结构外，便于测试。

需要注意的是，这里除了填充的层间介质层，TDDB测试结构在空间上可大致分为四层，第一至第四层分别为：衬底1/有源区2/浅沟槽隔离区3、多晶硅条4、金属插塞6和第一金属线层5/测试金属互连线7，所述有源区2和所述浅沟槽隔离区3是“嵌”入所述衬底1内。

如图4所示，本实用新型的TDDB测试结构是能够反映多晶硅条4与浅沟槽隔离区3、有源区2之间各种位置关系的结构，图4所示的也是梳齿状的测试结构，所述多晶硅条4沉积于于所述有源区2和/或所述浅沟槽隔离区3上，包括以下五个部分：第一部分，所述多晶硅条4沉积于所述浅沟槽隔离区3，且不覆盖所述浅沟槽隔离区3的边缘；第二部分，所述多晶硅条4沉积于所述浅沟槽隔离区3，且靠近所述浅沟槽隔离区3边缘的所述多晶硅条4的边缘与所述浅沟槽隔离区3的边缘相重合；第三部分，所述多晶硅条4的一部分沉积于所述浅沟槽隔离区3，另一部分沉积于所述有源区2，且所述多晶硅条4覆盖所述浅沟槽隔离区3的边缘；第四部分，所述多晶硅条4沉积于所述有源区2，且靠近所述浅沟槽隔离区3边缘的所述多晶硅条4的边缘与所述浅沟槽隔离区3的边缘相重合；第五部分，所述多晶硅条4沉积于所述有源区2，且不覆盖所述浅沟槽隔离区3的边缘；

请参阅图5，为本实用新型的TDDB测试结构为防止对准偏移而改进的俯视示意图。其中，图5中的I、II、IV和V分别对应图4中所述的第一部分，第二部分、第四部分和第五部分的结构，图5中的III和VI对应于图4中的第三部分结构。

在半导体的生产工艺中，套准精度OVL(Overlay)是反映各层图案之间的对准偏移程度的，偏移小则精度高。本实用新型的TDDB测试结构可以防止一定方向上的对准偏移。

在图5的II结构中，所述多晶硅条4沉积于大块的所述浅沟槽隔离区3的中部位置，所述多晶硅条4外周的所述浅沟槽隔离区3内嵌有四个小块有源区21，所述小块有源区21为矩形结构，四个所述小块有源区21分别间隔位于所述多晶硅条4底面四条边的端部，且靠近所述多晶硅条4底面四条边的所述小块有源区21边缘与所述多晶硅条4底面四条边相重合，靠近所述多晶硅条4底面四条边延长线的所述小块有源区21的边缘与所述多晶硅条4底面四条边的延长线相重合。

作为示例，以直角坐标系为标准，在图5的II结构中，可以防止X或Y单方向上的偏移，例如：当所述多晶硅条4的左右两边在X方向上有偏移时，所述多晶硅条4的上下两边仍然保持着与所述浅沟槽隔离区3的边缘相重合；当所述多晶硅条4的上下两边在Y方向上有偏移时，所述多晶硅条4的左右两边仍然保持着与所述浅沟槽隔离区3的边缘相重合，

优选的，与所述多晶硅条4底面四条边重合的所述小块有源区21边缘的长度是对应的所述多晶硅条4底面边长的一半。

在图5的IV结构中，所述多晶硅条4沉积于大块的所述有源区2的中部位置，所述多晶硅条4外周的所述有源区2内嵌有四个小块浅沟槽隔离区31，所述小块浅沟槽隔离区31为矩形结构，四个所述小块浅沟槽隔离区31分别间隔位于所述多晶硅条4底面四条边的端部，且靠近所述多晶硅条4底面四条边的所述小块浅沟槽隔离区31边缘与所述多晶硅条4底面四条边相重合，靠近所述多晶硅条4底面四条边延长线的所述小块浅沟槽隔离区31的边缘与所述多晶硅条4底面四条边的延长线相重合。

作为示例，以直角坐标系为标准，在图5的IV结构中，可以防止X或Y单方向上的偏移，例如：当所述多晶硅条4的左右两边在X方向上有偏移时，所述多晶硅条4的上下两边仍然保持着与所述有源区2的边缘相重合；当所述多晶硅条4的上下两边在Y方向上有偏移时，所述多晶硅条4的左右两边仍然保持着与所述有源区2的边缘相重合。

优选的，与所述多晶硅条4底面四条边重合的所述小块浅沟槽隔离区31边缘的长度是对应的所述多晶硅条4底面边长的一半。

由于所述第一部分和所述第五部分中的所述多晶硅条4是分别完全沉积在所述浅沟槽隔离区3和所述有源区2上的，所以不存在对准偏移的问题。

作为示例，图5中的III和VI的结构分别为所述有源区2与所述浅沟槽隔离区3依次沿着所述多晶硅条4长度方向上和宽度方向上设置的两种结构。所述有源区2与所述浅沟槽隔离区3依次沿着所述多晶硅条4长度方向设置的结构可以防止横向的偏移，所述有源区2与所述浅沟槽隔离区3依次沿着所述多晶硅条4宽度方向设置的结构可以防止纵向的偏移；优选的，所述有源区2与所述浅沟槽隔离区3各占一半，防止在偏移方向上可以容忍最大的偏移量。

作为示例，所述第一部分和所述第五部分的所述多晶硅条4均至少设置两条，所述第二部分、所述第三部分和所述第四部分的所述多晶硅条4均设置有两条。为了测试结构的简化，优选每一部分的所述多晶硅条4均为两条。

作为示例，还包括形成于所述有源区2上的栅氧化层(未示出)，所述多晶硅条4沉积于所述栅氧化层上。由于所述栅氧化层的存在，也会影响多晶硅条4表面的不均匀性，特别是在所述栅氧化层与所述浅沟槽隔离区3的交界处。

作为示例，所述衬底1为P型衬底或N型衬底。

综上所述，本实用新型的TDDB测试结构能够反映多晶硅条与浅沟槽隔离区、有源区之间各种位置关系的结构，真实反映芯片层间介质层的厚度和平坦性，提高测试结果的合理性和准确性；改进的测试结构可以防止一定方向上的对准偏移，如果有任何工艺缺陷或对准偏移，该测试结构能检测出相应的问题，例如CMP(化学机械研磨)均匀性改变、光刻对准偏移等问题。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。