一种半导体器件失效定位方法与流程

本发明涉及半导体器件检测技术领域，特别是指一种半导体器件失效定位方法。

背景技术：

集成电路是电子系统中最关键，也是应用最广泛的器件，由于集成度的提高，使得电流密度增加，电场增强，其可靠性问题日益严重。在所有电子元器件的失效分析任务中，半导体器件的失效分析占据了60％左右。随着集成电路向细线条、多层布线结构的方向发展，使得集成电路的失效往往发生在内部多层结构下层的层间金属化或有源区，传统的只是局限于解剖器件封装暴露芯片为终点的半导体器件失效分析方法，已经不能满足型号归零工作对半导体器件失效分析的要求。据不完全统计，型号用集成电路的失效分析中，测试结果显示器件参数超差甚至功能失效，而在芯片表面未发现异常占据了百分之十五左右，这一比例有逐年上升的趋势；并且这些器件在系统中大都属于核心/关键器件。由于无法对芯片深层的进行解剖，无法进行进一步深入分析，也就无法确定器件失效的真正原因，直接影响了后续失效分析的工作质量，无法对后续的归零工作以及大型应用系统(如航天武器系统)的质量控制提供有力的技术支撑。

技术实现要素：

有鉴于此，本发明的目的在于提出一种操作简便、成本较低，能够高效、有效定位半导体器件失效点的半导体器件失效定位方法。

基于上述目的本发明提供的一种半导体器件失效定位方法，包括：

开启半导体器件封装，露出器件芯片；

在所述器件芯片表面涂覆液晶并加电，根据液晶颜色变化情况，确定失效点位置；

对所述器件芯片进行逐层剥层直至所述失效点完全暴露。

在一些实施方式中，所述根据液晶颜色变化情况，确定失效点位置具体包括：

通过金相显微镜或偏振显微镜观察液晶颜色变化情况。

在一些实施方式中，对所述器件芯片进行逐层剥层时，使用干法刻蚀或湿法刻蚀。

在一些实施方式中，使用湿法刻蚀对所述器件芯片进行逐层剥层时：

去除二氧化硅钝化层时，刻蚀液体积比配方为：氢氟酸:水＝l:l；

去除氮化硅钝化层时，刻蚀液为85％浓度的偏磷酸，刻蚀液温度为160摄氏度；

去除硼磷硅玻璃时，刻蚀液为：10ml水加100ml36％浓度的盐酸加10ml40％浓度的氢氟酸；

去除氮化钛时，刻蚀液体积比配方为：氨水:过氧化氢＝1:1；

去除金属时，刻蚀液使用加入了氯离子的硝酸。

在一些实施方式中，用干法刻蚀对所述器件芯片进行逐层剥层时：

使用反应离子刻蚀设备，反应功率为50w；四氟化碳的通入速率为50ml/min，氧气的通入速率为40ml/min；每层的刻蚀反应时间为15min。

从上面所述可以看出，本发明提供的半导体器件失效定位方法，通过对半导体器件芯片表面观察和液晶法测试确定失效点，再通过剥层处理使失效点暴露，高效、有效的定位半导体器件失效点，并使操作者能够根据定位后的失效点进行后续的失效分析；本发明的方法操作简便、成本较低，能够满足半导体器件深层失效分析定位及失效分析的需求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例的半导体器件失效定位方法流程图；

图2(a)为本发明实施例1的失效器件液晶侧视图(未加电)示意图；

图2(b)为本发明实施例1的失效器件液晶侧视图(加电)示意图；

图3(a)为本发明实施例1的参考器件液晶侧视图(未加电)示意图；

图3(b)为本发明实施例1的参考器件液晶侧视图(加电)示意图；

图4为本发明实施例1的失效器件剥层后图像；

图5为本发明实施例2的失效器件正常I/O口与失效I/O口V-I曲线测试图。

图6为本发明实施例2的失效器件液晶定位形貌；

图7(a)为本发明实施例2的失效器件芯片顶层剥层后形貌；

图7(b)为本发明实施例2的失效器件芯片第5层剥层后形貌；

图7(c)为本发明实施例2的失效器件芯片第4层剥层后形貌；

图7(d)为本发明实施例2的失效器件芯片第3层剥层后形貌；

图7(e)为本发明实施例2的失效器件芯片第2层剥层后形貌；

图7(f)为本发明实施例2的失效器件芯片底层剥层后形貌；

图8为本发明实施例2的失效器件芯片底层击穿、烧毁形貌；

图9为本发明实施例2的失效器件芯片击穿、烧毁扫描电镜图；

图10为本发明实施例3的失效器件液晶定位形貌；

图11(a)为本发明实施例3的失效器件芯片顶层金属化层图像；

图11(b)为本发明实施例3的失效器件芯片第5层金属化层图像；

图11(c)为本发明实施例3的失效器件芯片第4层金属化层图像；

图11(d)为本发明实施例3的失效器件芯片第3层金属化层图像；

图11(e)为本发明实施例3的失效器件芯片第2层金属化层烧毁形貌；

图11(f)为本发明实施例3的失效器件芯片底层金属化层烧毁形貌；

图12为本发明实施例3的失效器件芯片底层隔离层击穿扫描电镜观察形貌。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明实施例提供了一种半导体器件失效定位方法。参考图1，为本发明实施例的半导体器件失效定位方法流程图。

所述半导体器件失效定位方法。包括以下步骤：

步骤101、开启半导体器件封装，露出器件芯片。

本发明针对的是器件芯片表面未发现异常的失效情况，故首先开启半导体器件的外部封装，使半导体器件的器件芯片暴露出来。而在前述的情况下，经过肉眼或是使用显微镜进行观察，在器件表面不会发现存在明显的工艺缺陷及其它异常现象。

步骤102、在所述器件芯片表面涂覆液晶并加电，根据液晶颜色变化情况，确定失效点位置。

本步骤中，通过液晶技术代替现有的微光显微镜观察方法对失效点进行定位，具体的，在暴露出的器件芯片表面涂覆液晶，然后将器件加电运行。出现故障的位置处的液晶颜色会发生变化，故据此可确定失效点位置。

步骤103、对所述器件芯片进行逐层剥层直至所述失效点完全暴露。

前述步骤确定了失效点位置，在本步骤中进一步的需要具体找到失效点所在的层。对所述器件芯片进行逐层剥层，然后逐层观察失效点位置处的部分，结合失效点处的形貌判断，直至失效点完全暴露。

在失效点完全暴露后，即可根据失效点的具体形貌，准确的确定失效原因，与器件的失效现象进行相互验证。

本发明实施例中，对半导体器件芯片进行逐层剥层的步骤中，涉及对半导体器件芯片剥层方法的相关技术。具体如下：

半导体器件芯片表面通常有一层保护介质：玻璃钝化层[氮化硅(Si₃N₄)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)]。玻璃钝化层可以保护硅表面和PN结的边缘不受外界影响，从而提高器件的稳定性和可靠性。同时，在制造过程中，防止器件表面或PN结受到机械损伤和杂质沾污。另外有了这一层保护膜，就将硅片表面和PN结与外界气氛隔开，消除了外界气氛对硅的影响。目前去除玻璃钝化层从大类上分有两种，即湿法刻蚀和干法刻蚀。

湿法刻蚀，即用化学腐蚀的方法去除玻璃钝化层。其具有以下优点：(1)用量少：湿法刻蚀的用量少而简单。(2)技术成熟：湿法刻蚀自从20世纪50年代以来一直被检测，用到刻薄的各种化学物质的技术已经被很好的掌握了。(3)被完成芯片的表面很干净。(4)良好的选择性：如果化学品选择的正确，湿法刻蚀只会刻薄膜而不会刻掉其它暴露在芯片表面的材料。但也存在一些确定，如：(1)产生了各向同性的刻蚀轮廓：各向同性法刻膜的时候在各个方向的速率是一样的，这就导致了在掩盖物下面的刻蚀。因此，湿法刻蚀不能利用表面模式去精确的刻蚀。(2)操作员的因素：由于没有湿法刻蚀的终点的方向可以利用，这个过程几乎全部要依赖于操作员的判断。(3)自动化控制很困难。(4)会用到非常有毒性和腐蚀性的原料。这些原料对操作员的身体健康是有害的。(5)需要大量的去离子水，它的制作成本是非常高的。然而，在湿法刻蚀中需要大量的去离子水来阻止刻蚀的进行和去除残留物。(6)产生大量的化学废料，由此会导致环境污染的问题。

干法刻蚀，是离子气体与暴露在薄膜表面材料的发生反应过程。通过化学方法或物理方法或二者结合的方法。干法刻蚀工艺是在气压受控制的反应室中进行的，外面有电源控制气体离子的水平。其具有以下优点：(1)有能力产生各向异性的轮廓：即在竖直方向实现定向刻蚀，从而达到较高的刻蚀精度。(2)能够实现自动化控制：自动的刻蚀过程提供了持续的重复刻蚀结果，一片接一片的运行。(3)能够控制每一步骤的参数：这些参数包括气体集中度总的气体流量、压力、芯片温度和电压大小。(4)可以刻蚀复合薄膜层：通过综合几种薄膜在一个反应室进行的工艺可以实现复合层的刻蚀。(5)产生少量的化学废料：刻蚀反应的副产品可以以气体的形式被排出。但干法刻蚀工艺也有不足之处，例如：对掩饰层和底层的选择性要低于湿法刻蚀。

干法刻蚀同样对薄膜层的污染物十分敏感，这样会导致刻蚀后的残留物。另外，它需要复杂和昂贵的设备：由于需要购买复杂的干法刻蚀设备。

干法腐蚀主要有三种：溅射刻蚀、等离子刻蚀(PIE)和反应离子刻蚀(RIE)。溅射刻蚀是在等离子反应室中通入隋性气如氩气或氦气，在电场的加速作用下，利用来自放电大的高能惰性气体离子，轰击样品表面，利用等离子的高动能，通过碰撞，从样品表面蚀刻材料，其方向性好，选择性差，刻蚀的速率决定于刻蚀膜的溅射率。如果阴极表面与接地表面之比足够小，大部分的电压降将集中作用在阴极的离子壳上，在典型的工作压强下，离子主要表现为垂直入射，因而各向异性刻蚀的程度相当高。

等离子刻蚀是利用高真空条件下的特定气体(或混合气体)的辉光放电，产生能与薄膜发生离子化学反应的离子或离子基团，生成挥发性的反应产物，生成物在低气压的真空室中被抽走，从而实现刻蚀。通过选择和控制放电气体的成分，可以得到较好的刻蚀选择性和较高的刻蚀速率，但等离子腐蚀是各向同性的，即同一种材料沿多个方向进行均匀腐蚀，方向性差。

RIE是在一个反应室中进行的。反应离子刻蚀是利用射频辉光放电产生的活性粒子(化学活性基、游离基及离子等)与被刻蚀材料表面发生化学反应并形成挥发性产物，同时利用荷能离子轰击样品表面使样品表面的原子从晶格中脱落，从而实现样品表面的微细图形制备。当抽真空到一定程度后，向反应室注入腐蚀性气体或混合气体，如CF₄和O₂。由足够射频功率的电源作用在两个电极之间，在电场的加速作用下，CF₄在等离子体中离化为F^-、CF³⁺活性基，与被刻蚀材料反应，生成可挥发性的气体而被抽走.使反应因此能够继续进行。加氧气的作用是起稀释作用，消耗CF³⁺增加F^-的含量.提高刻蚀的速度及提高选择性。

由于干法刻蚀、湿法刻蚀各自存在优缺点和优选的应用场景，所以在本发明实施例中，可以根据具体的使用需要而灵活选取。

进一步的，对于上述两种方法，在本发明实施例中还给出了一些具体的应用参数。

使用湿法刻蚀对所述器件芯片进行逐层剥层时，刻蚀液使用如下的配比：去除二氧化硅钝化层时，刻蚀液体积比配方为：氢氟酸:水＝l:l；去除氮化硅钝化层时，刻蚀液为85％浓度的偏磷酸，刻蚀液温度为160摄氏度；去除硼磷硅玻璃时，刻蚀液为：10ml水加100ml36％浓度的盐酸加10ml40％浓度的氢氟酸；去除氮化钛时，刻蚀液体积比配方为：氨水:过氧化氢＝1:1；去除金属时，刻蚀液使用加入了氯离子的硝酸。

使用干法刻蚀对所述器件芯片进行逐层剥层时，使用反应离子刻蚀(RIE)设备，反应功率为50w；四氟化碳的通入速率为50ml/min，氧气的通入速率为40ml/min；每层的刻蚀反应时间为15min。

下面，通过几个具体的实施例来进一步介绍本发明的半导体器件失效定位方法。

实施例1

失效模式：

失效器件为四差分驱动器(器件型号：DS96F174MJ/883Q)，用于发控计算机上，作为TTL转差分信号控制器。故障现象为：差分数据输出电平明显异常：正常差分正负电平应该压差为近4V，而且正负电平应该接近±2V左右，失效器件正电平差只有500mV。对失效器件进行电性能测试，失效器件为功能失效。用QT2晶体管图示仪对失效器件和参考器件进行管脚间V-I测试，测试结果为：失效器件1Y(Pin2)端与GND、Vcc、1A、2A、3A、4A端均呈二极管特性，而参考器件这几个管脚之间呈开路特性，由此判断1Y端(Pin2)与公共端之间出现故障。

剥层技术参数：

采用干法：使用RIE设备进行试验；反应功率50w；通气速率：CF₄:50ml/min、O₂:40ml/min；每层反应时间15min。

失效定位过程：

启封器件，置于显微镜下观察，结果为：未发现存在明显的工艺缺陷及其它异常现象。

用液晶法对失效器件1Y(Pin2)端与GND端进行测试(加电1V)，在1Y端口内键合附近与其相连的电路加电后液晶有变色，如图2(a)、图2(b)所示，说明该处存在热点，有漏电流存在，存在击穿的情况。

同样用液晶法对参考器件1Y(Pin2)端与GND端进行测试，通电后液晶未见变色，如图3(a)、图3(b)所示。

对失效器件进行逐层的剥层，并对每层进行观察，发现在芯片液晶分析出现热点处的表层下方存在瞬时过电压击穿、烧毁的痕迹，如图4所示。剥层试验结果验证了失效点液晶定位检测的结论。

根据以上对失效器件的测试与观察，得出：器件在使用过程中受到瞬时过电压的作用，芯片击穿、烧毁，导致该电路功能失效。

实施例2

失效模式：

失效器件为CPLD电路(器件型号：EPM1270T144I5N)，故障模式为Pin43(I/O)与Vcc、GND之间短路。对失效器件进行非功能测试，Pin42(I/O)、Pin44(I/O)与Vcc(Pin46)、GND(Pin47)之间的V-I曲线无明显异常，Pin43与Vcc、GND之间短路，属异常，如图5所示。

剥层技术参数：

采用干法：使用RIE设备进行试验；反应功率50w；通气速率：CF₄:50ml/min、O₂:40ml/min；每层反应时间15min。

失效定位过程：

启封器件，置于显微镜下观察：器件芯片表面未见击穿烧毁痕迹及制造工艺异常现象。

在失效器件内部芯片中涂覆液晶后加电，通过在金相显微镜下观察发现内部芯片两处失效点，具体见图6。通过物理及化学方法逐层对芯片进行剥层后，用金相显微镜观察发现：在芯片底层金属化层、靠近Pin43引脚处芯片电路中静电保护功能电路可见多处明显击穿、烧毁痕迹，具体形貌见图7(a)至图7(f)、以及图8；利用电子扫描显微镜对失效处进一步观察，击穿、烧毁形貌见图9。剥层试验结果验证了失效点液晶定位检测的结论。

根据以上对失效器件的测试与观察，得出：器件Pin43在系统使用中被配置为输入端口，由于受到瞬时过电应力(如静电)作用，导致Pin43与Vcc和GND之间的电路击穿、烧毁，进而导致Pin43与Vcc、GND之间短路而失效。

实施例3

失效模式：

失效器件为DSP器件(器件型号：TMS320C6727BGDH)；整机上故障表现为DSP不能与开发器通讯，排查发现DSP的JTAG信号数据输入TDI对地阻抗不满足要求(正常的大于>10K KΩ)。将DSP器件从印制板上拆下后，用万用表测量TDI(Pin L1)对地(Pin K1)阻抗约为1Ω。

剥层技术参数：

采用干法：使用RIE设备进行试验；反应功率50w；通气速率：CF₄:50ml/min、O₂:40ml/min；每层反应时间15min。

失效定位过程：

启封器件，置于显微镜下观察，芯片表面未发现存在明显的击穿烧毁及其他异常现象。

在芯片表面涂覆液晶后，通过TDI端口(Pin L1)与GND端口(Pin K1)加电，在偏振显微镜下观察，定位芯片的失效部位，参考图10中圆环标识部位。之后通过物理及化学方法逐层对芯片进行剥层，同时用金相显微镜跟踪观察，发现芯片共有六层金属化层，如图11(a)至图11(f)、以及图12所示。当剥离到第二层(从器件芯片底层算起)Cu金属化层时，对应于液晶定位的失效点，发现有两处烧毁痕迹，其中一处比较明显，如图11(d)所示，红色箭头指烧毁明显部位；继续剥离到第一层Cu金属化层(芯片底层金属化层)时，烧毁形貌更加明显，对应图11(e)明显部位的烧毁面积进一步扩大，如图11(f)箭头所示，红色箭头指烧毁面积较大部位。进一步向下剥层，暴露出第一层金属化层下面的隔离层，对应于烧毁面积较大点的部位，有明显击穿痕迹，如图12所示。

剥层试验结果验证了失效点液晶定位检测的结论。根据以上对失效器件的测试与观察得出：器件失效是由于受到过电应力作用，造成芯片内部电路击穿烧毁所致。

由上述实施例可见，本发明的半导体器件失效定位方法，试验操作简单方便，将液晶技术引入到半导体器件失效分析中，弥补了微光显微镜设备昂贵的问题，同时，提出了半导体芯片干法刻蚀和湿法刻蚀中的相关参数及化学配比，能高效应用于常规Si半导体器件的剥层；将两者有效的结合起来，能够满足半导体器件深层失效分析定位及失效分析的需求。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明它们没有在细节中提供。

本发明的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本发明的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明的保护范围之内。