一种宽禁带半导体器件及其制作方法与流程

本发明涉及半导体制造领域，特别涉及一种宽禁带半导体器件及其制作方法，具体涉及一种肖特基二极管及其制作方法。

背景技术：

碳化硅的二极管分为肖特基二极管和PN结二极管。由于PN结二极管开启电压高，不利于降低器件的通态损耗，因此目前市场上商品化碳化硅二极管最高电压到1700V，且都是肖特基二极管。肖特基二极管具有开启电压低的特点，但是其缺点是在器件承受耐压时，随着反向电压的增加，由于肖特基受电场的影响，导致反向漏电流急剧增大。为了解决碳化硅肖特基二极管中漏电过高的问题，目前各大公司采用的技术是JBS(junction barrier schottkky)结型势垒肖特基和MPS(merged PiN schottky)。

JBS和MPS结构中主要使用平面的P型掺杂区形成PN结，在器件承受反向耐压时，将电场最大点转移，使其远离肖特基接触，从而达到屏蔽电场对表面肖特基的影响，降低器件的反向漏电流。

其中，MPS结构中进一步调整了P型掺杂区比例，使其PN结二极管在一定的正向电压下可导通，对器件进行电导调制，有利于在大电流时进一步降低整个二极管的正向压降，更有利于改善二极管的浪涌电流能力。与JBS结构相比，MPS结构更优，目前各大碳化硅二极管公司已逐步采用MPS结构来替代之前的JBS结构。

就MPS结构而言，其结构的正向接触是由肖特基结部分和PN结部分共同组成。在低电压下，由肖特基开启承受正向电流。电流增大，正向压降增大到PN结开启电压值时，PN结部分才导通。发生电流浪涌时，通过PN结部分的开启来承担电流。正常使用时，均是由肖特基部分来承担电流。因此，为了进一步降低二极管导通时的正向压降，需提高器件中的肖特基部分。而为了提高器件的浪涌能力，需要提高器件中的PN结面积。在芯片面积一定时，这就形成了一定的矛盾关系。

无论JBS还是MPS，均是通过P型掺杂区来转移电场最大点，降低表面电场，达到降低肖特基反向漏电的目的。为了进一步降低碳化硅肖特基二极管的反向漏电，需要进一步的增大P型掺杂区的掺杂深度。而碳化硅器件中P型掺杂主要通过高能离子注入或多次注入外延来进行，掺杂深度的增加也就意味着工艺难度和成本的增加。

碳化硅器件中P型掺杂主要通过铝离子的高温离子注入和高温退火来实现，在高温退火后，进行了P型掺杂的碳化硅会发生再结晶，表面粗糙度增加。表面型的JBS和MPS中P型掺杂区造成的碳化硅表面粗糙度增加，会引起相邻的肖特基接触的反向漏电流增大。

技术实现要素：

本发明的目的是为了解决现有技术中的肖特基二极管不能在保持肖特基和PN结表面面积不变的情况下增大PN结有效面积的问题，提出一种宽禁带半导体器件及其制作方法，特别是一种肖特基二极管及其制作方法。

本发明的宽禁带半导体器件，包括肖特基部分，用于在正常电压状态下导通电流；PN结部分，用于在发生电流浪涌时与肖特基部分共同导通电流，其特征在于，所述PN结部分包括至少一个增加有效面积的结构，所述增加有效面积的结构中填充有金属电极，所述增加有效面积的结构用于在PN结表面面积不变的情况下，增大PN结的实际有效面积，从而使器件具有较大的PN结部分。

优选地，所述肖特基部分与PN结部分之间设置有绝缘介质层，用于形成阻挡层以避免二者接触。

优选地，所述增加有效面积的结构包括形成于N型外延层中的沟槽，和通过对所述沟槽的底部和侧壁注入掺杂形成齿状P型掺杂区。

优选地，所述PN结部分还包括：N型衬底层，其下表面形成有背面金属电极；N型外延层，结合于所述N型衬底层上表面；表面P型掺杂区，形成于所述N型外延层的表面；正面金属电极，填充于所述增加有效面积的结构内，以及形成于所述表面P型掺杂区的表面。

优选地，所述肖特基部分包括：N型衬底层，其下表面形成有背面金属电极；N型外延层，结合于所述N型衬底层的上表面；肖特基金属电极，形成于所述N型外延层的表面。

优选地，所述沟槽或齿状P型掺杂区的俯视图形状包括条形、圆形、椭圆形、矩形、三角形以及五边以上的多边形中的一种或组合。

优选地，所述沟槽或齿状P型掺杂区的横截面形状包括矩形、三角形以及五边以上的多边形中的一种或组合。

优选地，所述绝缘介质层为二氧化硅介质层，或者为包含二氧化硅和氮化硅的复合结构介质层。

优选地，所述正面金属电极和/或背面金属电极中的金属包括镍、钛、铝中的一种或多种。

优选地，所述肖特基金属电极为钛；或者镍；或者钛、镍的复合金属层。

本发明还提出一种宽禁带半导体器件的制作方法，包括以下步骤：

S1：在N型衬底材料上外延N型掺杂的材料，形成N型外延层；

S2：在N型外延层上注入掺杂P型区，形成表面P型掺杂区；

S3：在N型外延层上制作至少一个增加有效面积的结构。

优选地，所述步骤S3包括以下步骤：

S31：在上述表面P型掺杂区的周边刻蚀形成一个沟槽或者两个以上间隔排列的沟槽；

S32：在经步骤S31处理后的结构表面上，氧化生长和淀积一定厚度的绝缘介质层，并将沟槽底部的绝缘介质层刻蚀掉；

S33：通过绝缘介质层的掩蔽作用继续刻蚀沟槽至需要的深度；

S34：通过小角度倾斜注入对沟槽底部和侧壁进行P型区掺杂，形成齿状P型掺杂区。

优选地，所述步骤S34中，对沟槽的底部和侧壁进行离子注入时采用的倾斜注入角θ，按照以下原则进行设计取值：

其中，W_t为沟槽宽度，L_t为沟槽的深度，X_o为介质层厚度。

优选地，所述宽禁带半导体器件的制作方法还包括以下步骤：

S4：在N型外延层表面制作肖特基金属电极；

S5：刻蚀掉表面P型掺杂区表面的绝缘介质层；

S6：制作正面和背面金属电极。

与现有技术相比，本发明的有益效果有：

本发明的宽禁带半导体器件，PN结部分包括至少一个增加有效面积的结构，在保持肖特基和PN结表面面积不变的情况下，增大了PN结的实际有效面积，从而使本发明的宽禁带半导体器件具有更大的PN结构，可在相同芯片面积下具有更高的浪涌电流能力。

进一步地，本发明的宽禁带半导体器件，通过在肖特基部分与PN结部分之间设置绝缘介质层，形成阻挡层，避免了高温退火后的P型掺杂区易引起肖特基漏电增加的缺点，可进一步降低本发明宽禁带半导体器件的反向漏电流。

进一步地，本发明的宽禁带半导体器件，PN结部分包括至少一个齿状P型掺杂区，增大了P型掺杂区的掺杂深度，可进一步降低本发明宽禁带半导体器件的反向漏电流。

本发明的宽禁带半导体器件的制作方法，通过沟槽刻蚀，和对沟槽的底部、侧壁进行小角度倾斜离子注入掺杂，形成齿状P型掺杂区，在保持肖特基和PN结表面面积不变的情况下，增大了PN结的实际有效面积，使得由此方法制得的宽禁带半导体器件具有更高的浪涌电流能力。

进一步的，本发明的宽禁带半导体器件的制作方法，通过沟槽刻蚀和小角度倾斜离子注入掺杂，形成齿状P型掺杂区，增大了P型掺杂区的深度，可进一步降低由此方法制得的宽禁带半导体器件的反向漏电流。

附图说明

图1是本发明实施例1中肖特基二极管的结构示意图。

图2a是本发明实施例1肖特基二极管的制备方法步骤S1所呈现的结构示意图。

图2b是本发明实施例1肖特基二极管的制备方法步骤S2所呈现的结构示意图。

图2c是本发明实施例1肖特基二极管的制备方法步骤S3所呈现的结构示意图。

图2d是本发明实施例1肖特基二极管的制备方法步骤S4所呈现的结构示意图。

图2e是本发明实施例1肖特基二极管的制备方法步骤S5所呈现的结构示意图。

图2f是本发明实施例1肖特基二极管的制备方法步骤S6所呈现的结构示意图。

图2g是本发明实施例1肖特基二极管的制备方法步骤S7所呈现的结构示意图。

图2h是本发明实施例1肖特基二极管的制备方法步骤S8所呈现的结构示意图。

图3是本发明实施例1肖特基二极管的制备方法步骤S5所呈现的结构参数示意图。

图4是本发明实施例2中肖特基二极管的结构示意图。

图5是本发明实施例3中肖特基二极管的结构示意图。

图6是本发明实施例4中肖特基二极管的结构示意图。

图7是本发明实施例5中肖特基二极管的俯视结构示意图。

图8是本发明实施例5中图7在A-A截面处的结构示意图。

具体实施方式

下面结合附图通过具体实施例对本发明进行详细的介绍，以使更好的理解本发明，但下述实施例并不限制本发明范围。另外，需要说明的是，下述实施例中所提供的图示仅以示意方式说明本发明的基本构思，附图中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形状、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例1

本发明的宽禁带半导体器件具体是指一种肖特基二极管器件，本发明的实施例1提出一种使用沟槽刻蚀和小角度倾斜注入掺杂形成具有齿状结构的P型掺杂区的碳化硅肖特基二极管的结构，如图1所示，包括正面金属电极1，肖特基金属电极2，绝缘介质层3，P型掺杂区区4，包括表面P型掺杂区和沟槽内的齿状P型掺杂区，碳化硅N型外延层5，碳化硅N型衬底层6，背面金属电极7。由图1中可以看到，本实施例的肖特基二极管器件的PN结部分包含两个增加有效面积的结构，该增加有效面积的结构具体包括形成于N型外延层中的沟槽，和通过对所述沟槽的底部和侧壁注入掺杂形成齿状P型掺杂区，所述沟槽俯视图形状为条形，横截面形状为矩形。其中，在本实施例中，上述的肖特基金属电极2为钛金属；正面金属电极1为铝金属层；背面金属电极7由镍、钛、铝构成的多层金属层；P型掺杂区4为铝掺杂的杂质区；绝缘介质层3为二氧化硅介质层。在其他实施例中，上述肖特基金属电极2还可以为镍或者钛、镍的多层金属层；背面金属电极7还可以为钛、铝金属层或镍、铝金属层；绝缘介质层3还可以为二氧化硅和氮化硅的复合结构介质层。

在本实施例中，肖特基金属电极2与碳化硅N型外延层5、碳化硅N型衬底层6、背面金属电极7形成了肖特基二极管部分；正面金属电极1、P型掺杂区4与碳化硅N型外延层5、碳化硅N型衬底层6、背面金属电极7形成了PN二极管部分。金属电极1和金属电极2之间是紧密接触的不同金属，背面金属电极2的电流可通过正面金属电极1流出。

对正面金属电极1施加正向电压，当电压增大到约0.8V时，肖特基金属电极2与碳化硅N型外延层5、碳化硅N型衬底层6、背面金属电极7形成了肖特基二极管导通，电流经由正面金属电极1流入，经由肖特基金属电极2和碳化硅N型外延层5，碳化硅N型衬底层6，从背面金属电极7流出。

当电压继续增大到约3V时，正面金属电极1、P型掺杂区4与碳化硅N型外延层5、碳化硅N型衬底层6、背面金属电极7形成了PN二极管开启，与肖特基二极管部分共同导通电流。由于PN结开启后，对碳化硅N型外延层5注入大量空穴载流子，大大降低了外延层5的电阻率，及大幅度降低导通时外延层5的电阻，从而降低整个器件导通时的正面金属电极1和背面金属电极7之间的正向压降。因此，器件结构中PN的部分越大，越有利于降低大电流下器件的正向压降，在器件发生电流浪涌时，越低的正向压降有利于减少电流浪涌时的器件功耗，从而降低器件的发热量和温升。

本发明实施例提出的肖特基二极管结构中形成的齿状形的P型掺杂区，由正面金属电极1连接，其形成的有效的PN结面积达到Z*(W+4*L)，与单纯只用平面型的P型掺杂区相比，相同的结构长度Z和宽度W内，本发明实施例的肖特基二极管结构能提供更大的PN结面积，即PN结的有效面积增大了4L*Z(传统的平面型MPS或JBS结构中，PN结的面积只有W*Z)。这样，器件在大电流下有更多面积的PN二极管导通电流，使正面金属电极1和背面金属电极7之间具有更低的正向压降，整个器件具有更强的浪涌电流能力。

本发明实施例的肖特基二极管结构中，利用沟槽刻蚀，沟槽侧壁小角度倾斜注入掺杂形成齿状P型掺杂区，这样可有效地增加P型掺杂区4的深度。使用相同的注入能量，表面结构的P型掺杂区结深达到X1，采用沟槽刻蚀和侧壁注入后，P型掺杂区4结深可达到X2，如图1所示，X2>X1。在相同的离子注入能量下，本发明实施例的结构可以得到更大结深的P型掺杂区4，有利于降低器件承受反向耐压时电极2处的电场，从而降低电极2处反向漏电流。

本发明实施例的肖特基二极管结构中，绝缘介质层3在正面金属电极1与外碳化硅N型延层5之间形成阻挡层，可有效避免正面金属电极1与碳化硅N型外延层5、碳化硅N型衬底层6、背面金属电极7之间形成电阻结构。碳化硅材料中进行注入掺杂并高温退火后，注入掺杂区表格会变粗糙，形成缺陷能级。若肖特基金属电极2与注入P型掺杂区4直接接触，会造成肖特基金属电极2在器件承受反向电压时反向漏电流增大。绝缘介质层3在P型掺杂区4和肖特基金属电极2之间形成阻挡层，避免P型掺杂区4与肖特基金属电极2接触，有利于降低肖特基金属电极2的反向漏电流。

考虑到实际工艺的可行性，本发明实施例的肖特基二极管的结构，如图1所示，结构中各尺寸具有如下取值范围：0.5μm<X1<1.5μm；0.5μm+X1<X2<5μm；5μm<W<30μm。

具有上述结构的肖特基二极管，其制备方法包括以下步骤：

S1：在N型衬底材料上外延N型掺杂的材料，形成N型外延层。如图2a所示，碳化硅N型衬底材料上外延N型掺杂的碳化硅，形成碳化硅N型外延层，外延层浓度为1e15/cm²～1e16/cm²。在本实施例中，外延层的浓度优选为1e15/cm²。

S2：在N型外延层上注入掺杂P型区，形成表面P型掺杂区。如图2b所示，在外延层上进行光刻胶涂覆、曝光、显影，利用光刻胶做阻挡层，使用多次铝离子进行高能离子注入，多次离子注入能量取值范围为60keV～950keV，优选为60keV～750keV，在本实施例中，多次离子注入能量为500keV。离子注入后经过1600℃～1650℃的高温退火形成表面P型掺杂区，结深约为0.5μm～1.5μm。在本实施例中，离子注入后经过1630℃的高温退火形成表面P型掺杂区，结深约为0.5μm。

S3：在N型外延层上制作至少一个增加有效面积的结构。该步骤又包括以下几个步骤：

S31：在上述表面P型掺杂区的周边刻蚀形成两个以上间隔排列的沟槽。如图2b所示，通过光刻掩膜在上述表面P型掺杂区的两侧刻蚀形成同深度的沟槽。先淀积一层厚度约300nm的二氧化硅层，并涂覆光刻胶，对光刻胶进行曝光，通过光刻胶的遮蔽作用，在P型掺杂区的两侧，进行二氧化硅的刻蚀，然后去胶，使用反应离子刻蚀技术进行碳化硅沟槽刻蚀，表面P型掺杂区结深为0.5μm～1.5μm时，对应的初次刻蚀的沟槽为0.3μm～1.3μm。对碳化硅完成初次沟槽刻蚀后，通过湿法刻蚀去掉表面残余二氧化硅。在本实施例中，表面P型掺杂区结深为0.5μm，对应的初次刻蚀的沟槽深度为0.5μm。刻蚀形成的沟槽宽度根据两个沟槽之间的间距来进行设计调整，当两沟槽之间间距为5μm时，刻蚀形成的沟槽宽度应为1.3μm～1.5μm；当两沟槽之间间距增大，最大增大到30μm时，沟槽的宽度可调整为介于1.5μm～3μm之间的数值。在本实施例中，当两沟槽之间间距为5μm时，刻蚀形成的沟槽宽度应为1.5μm。

S32：在经步骤S31处理后的结构表面上，氧化生长和淀积一定厚度的绝缘介质层，并将沟槽底部的绝缘介质层刻蚀掉。如图2c所示，在1100℃～1200℃下高温氧化生长厚度为100nm～150nm的二氧化硅层，并通过LPCVD(低压力化学气相沉积法)淀积厚度为250nm的二氧化硅介质层。使用反应离子刻蚀方法将沟槽底部的介质层刻蚀掉，露出碳化硅表面。在本实施例中，在1150℃下高温氧化生长厚度为130nm的二氧化硅层，并通过LPCVD淀积厚度为250nm的二氧化硅介质层。

S33：通过绝缘介质层的掩蔽作用，继续刻蚀沟槽至需要的深度。如图2d所示，再次通过反应离子刻蚀技术进行沟槽刻蚀，刻蚀后形成的沟槽整体深度为1.5μm～5μm之间。如沟槽宽度为1.5μm时，表面P型掺杂区结深为0.5μm时，刻蚀后沟槽的整体深度约3μm；或如沟槽宽度为2μm～3μm时，表面P型掺杂区结深为1.5μm时，刻蚀沟槽的整体深度最大至5μm。在本实施例中，沟槽宽度为1.5μm，表面P型掺杂区结深为0.5μm，刻蚀后沟槽的整体深度约3μm。

S34：通过小角度倾斜注入对沟槽底部和侧壁进行P型区掺杂，形成齿状P型掺杂区。如图2e和图3所示，使用倾斜角度的离子注入的方法(角度定义为注入离子束的入射方向和晶圆表面垂线的夹角)，注入铝离子，对沟槽侧壁及沟槽底部进行P型区掺杂，并在1600℃-1700℃下高温退火。在本实施例中，退火温度优选为1650℃。小角度倾斜注入对沟槽底部和侧壁进行P型区掺杂，对沟槽底部和侧壁进行离子注入时采用的倾斜注入角θ，按照以下原则进行设计取值：

其中，W_t为沟槽宽度，L_t为沟槽深度，X_o为介质层厚度。

在本实施例中，离子注入的角度按照刻蚀形成的沟槽宽度和深度进行注入角度值选取，如沟槽宽度为1.5μm时，表面P型掺杂区结深为0.5μm时，刻蚀后沟槽的整体深度约3μm，二氧化介质层厚度为0.35μm时，离子注入的角度为12.6°；沟槽宽度为1.5μm时，表面P型掺杂区结深为0.5μm时，刻蚀后沟槽的整体深度约5μm，二氧化介质层厚度为0.35μm时，离子注入的角度为8°；沟槽宽度为3μm时，表面P型结深为1.5μm时，刻蚀后沟槽的整体深度约5μm，二氧化介质层厚度为0.4μm时，离子注入的角度为15.5°。在本实施例中，沟槽宽度为1.5μm，表面P型掺杂区结深为0.5μm，刻蚀后沟槽的整体深度约3μm，二氧化介质层厚度为0.35μm，离子注入的角度为12.6°。

本实施例的肖特基二极管，其制备方法还包括以下步骤：

S4：在N型外延层表面制作肖特基金属电极。如图2f所示，先刻蚀掉N型外延层表面的部分绝缘介质层，露出碳化硅表面，然后再在碳化硅表面上溅射或蒸发形成钛或镍，在钛或镍的金属层上溅射或蒸发较薄的铝层，形成肖特基金属电极，该工艺中钛或镍与铝金属层形成的多层金属中，钛、镍的原子百分比范围为20％～75％。在本实施例中，钛、镍的原子百分比为45％。

S5：刻蚀掉P型掺杂区表面的绝缘介质层。如图2g所示，涂敷光刻胶，并刻蚀至与碳化硅外延层表面接近，再次涂胶并曝光，干法刻蚀表面P型掺杂区的绝缘介质层后，去胶。

S6：制作正面和背面金属电极。如图2h所示，通过淀积形成正面铝金属层，厚度约为3μm～3.5μm。通过溅射或蒸发形成背面钛/镍/银的多层金属层电极，各金属层厚度之间的比值范围约为1:4:10～1:8:20。在本实施例中，正面铝金属层的厚度为3.2μm，背面钛、镍、银的多层金属层电极，各金属层厚度之间的比值范围为1:5:15。

本发明实施例的肖特基二极管的制作方法，通过沟槽刻蚀，和对沟槽底部、侧壁进行小角度倾斜离子注入掺杂，形成齿状P型掺杂区，在保持肖特基和PN结表面面积不变的情况下，增大了PN结的实际有效面积，使得由此方法制得的肖特基二极管具有更高的浪涌电流能力。

进一步的，本发明的肖特基二极管的制作方法，通过沟槽刻蚀和小角度倾斜离子注入掺杂，形成齿状P型掺杂区，增大了P型掺杂区的深度，可进一步降低由此方法制得的肖特基二极管的反向漏电流。

实施例2

本发明实施例的肖特基二极管结构中，如图4所示，通过沟槽刻蚀，在碳化硅N型外延区表面形成多个重复的沟槽结构，然后小角度倾斜注入，对沟槽底部和侧壁进行掺杂，形成多个齿状P型掺杂区，可进一步增加PN结的有效面积，达到进一步提高器件浪涌电流的能力。如图4所示，在本实施例中，肖特基二极管含有3个增加有效面积的结构。

实施例3

如图5所示，在本实施例中，肖特基二极管含有4个增加有效面积的结构，可进一步增加PN结的有效面积，达到进一步提高器件浪涌电流的能力。因此，本发明对齿状P型掺杂区的数目不作限定。

实施例4

在本实施例中，通过沟槽刻蚀，形成具有一定倾斜角度的沟槽，如图6所示，或者在此倾斜沟槽的结构中加入更多的沟槽，本发明对沟槽和P型掺杂区的形状和数目均不作限定，在其他实施例中，所述沟槽的横截面形状可以为矩形、三角形或者五边以上的多边形中的一种或组合。

实施例5

本发明的实施例5提出一种碳化硅肖特基二极管的结构，如图7和图8所示。在图中可以看到，本实施例的肖特基二极管，PN结部分包含6个增加有效面积的结构，该增加有效面积的结构具体包括形成于N型外延层中的沟槽，和通过对所述沟槽的底部和侧壁注入掺杂形成非连续的齿状P型掺杂区，所述沟槽俯视图形状为矩形，横截面形状也为矩形。本实施例的肖特基二极管，其他结构与实施例1相同，在此不再赘述。

在本实施例中，PN结部分包含6个增加有效面积的结构，所述沟槽或齿状P型掺杂区的俯视形状为矩形，在其他实施例中，PN结部分可以包含更多增加有效面积的结构，所述沟槽或齿状P型掺杂区的俯视形状可以为圆形、椭圆形、条形、三角形，或者五边形以上的多边形中的一种或组合。本发明对N型外延层中的沟槽或非连续齿状P型掺杂区的形状和数目均不作限定。

具有上述结构的宽禁带半导体器件的制作方法，包括以下步骤：

S1：在N型衬底材料上外延N型掺杂的材料，形成N型外延层；

S2：在N型外延层上注入掺杂P型区，形成表面P型掺杂区；

S3：在N型外延层上制作至少一个增加有效面积的结构。该步骤又包括以下步骤：

S31：在上述表面P型掺杂区的周边刻蚀形成六个间隔排列的沟槽；

S32：在经步骤S31处理后的结构表面上，氧化生长和淀积一定厚度的绝缘介质层，并将沟槽底部的绝缘介质层刻蚀掉；

S33：通过绝缘介质层的掩蔽作用继续刻蚀沟槽至需要的深度；

S34：通过小角度倾斜注入对沟槽底部和侧壁进行P型区掺杂，形成非连续齿状P型掺杂区。对沟槽底部和侧壁进行离子注入时采用的倾斜注入角θ，按照以下原则进行设计取值：

其中，W_t为沟槽宽度，L_t为沟槽深度，X_o为介质层厚度。

本实施例的宽禁带半导体器件的制作方法还包括以下步骤：

S4：在N型外延层表面制作肖特基金属电极；

S5：刻蚀掉表面P型掺杂区表面的绝缘介质层；

S6：制作正面和背面金属电极。

本实施例的宽禁带半导体器件的制作方法中，具体步骤的操作方法与实施例1相同，在此不再赘述。

本发明的宽禁带半导体器件，PN结部分包括至少一个增加有效面积的结构，在保持肖特基和PN结表面面积不变的情况下，增大了PN结的实际有效面积，从而使本发明的宽禁带半导体器件具有更大的PN结构，可在相同芯片面积下具有更高的浪涌电流能力。

进一步地，本发明的宽禁带半导体器件，通过在肖特基部分与PN结部分之间设置绝缘介质层，形成阻挡层，避免了高温退火后的P型掺杂区易引起肖特基漏电增加的缺点，可进一步降低本发明宽禁带半导体器件的反向漏电流。

进一步地，本发明的宽禁带半导体器件，PN结部分包括至少一个齿状P型掺杂区，增大了P型掺杂区的掺杂深度，可进一步降低本发明宽禁带半导体器件的反向漏电流。

本发明的宽禁带半导体器件的制作方法，通过沟槽刻蚀，和对沟槽的底部、侧壁进行小角度倾斜离子注入掺杂，形成齿状P型掺杂区，在保持肖特基和PN结表面面积不变的情况下，增大了PN结的实际有效面积，使得由此方法制得的宽禁带半导体器件具有更高的浪涌电流能力。

进一步的，本发明的宽禁带半导体器件的制作方法，通过沟槽刻蚀和小角度倾斜离子注入掺杂，形成齿状P型掺杂区，增大了P型掺杂区的深度，可进一步降低由此方法制得的宽禁带半导体器件的反向漏电流。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。