半导体装置及其制造方法与流程

相关申请的交叉引用

2016年3月11日提交的第2016-048763号日本专利申请的全部公布内容，包括说明书、附图和摘要，在此通过引用并入本文。

本发明涉及半导体装置及其制造方法。

背景技术：

作为功率半导体装置，通常熟知的是例如沟槽栅极型纵向mosfet(metaloxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应管)。

当这种沟槽栅极型纵向mosfet中产生噪声时，该噪声穿过在其漂移区(driftregion)和基区(baseregion)之间形成的pn结的结电容。然而，低频噪声增大该结电容的阻抗。这导致噪声不能容易地穿过结电容的问题。

作为能够克服这个问题的半导体装置，被提议的有在专利文献1(日本未审查专利申请公布文献2009-260271)中描述的半导体装置和在专利文献2(美国专利5998833)中描述的半导体装置。

专利文献1中描述的半导体装置的半导体衬底具有沟槽mos区和电容形成区，在所述沟槽mos区形成沟槽栅极型纵向mosfet。在所述电容形成区，半导体衬底具有在漂移区内从主表面向背表面延伸的沟槽、在沟槽的表面上形成的绝缘膜、以及在绝缘体膜上形成的导电膜。所述导电膜具有源极电位(sourcepotential)。因此，所述导电膜和所述漂移区之间具有源-漏电容。

专利文献2中描述的半导体装置在半导体衬底具有栅电极和导电膜。所述栅电极与夹在源区(sourceregion)和漂移区之间的基区的一部分绝缘并相对，所述导电膜与所述漂移区绝缘并相对。所述栅电极和所述导电膜在从半导体衬底的主表面向其背表面侧延伸的沟槽内。所述导电膜具有源极电位并相对于所述栅电极设置于背表面侧。从而，在导电膜和漂移区之间形成源-漏电容。

【专利文献】

专利文献1：日本未审查专利公布文献2009-260271；

专利文献2：美国专利5998833。

技术实现要素：

在专利文献1和专利文献2描述的半导体装置中，因为在源极和漏极之间形成的附加电容，降低了噪声的影响。但是，专利文献1中描述的半导体装置具有芯片面积增大的问题。

相比而言，在专利文献2描述的半导体装置中，需要形成比传统的沟槽栅极型纵向mosfet的沟槽深度大的沟槽。从在沟槽中形成绝缘膜以及需要两次或两次以上蚀刻的角度来看，这导致制造工艺变得复杂。

根据本文的描述以及附图，另外的问题以及新的特征将变得明朗。

根据一种实施方式的半导体装置具有半导体衬底，所述半导体衬底具有第一表面和第二表面，所述第二表面是位于所述第一表面的相反侧的表面。

所述半导体衬底具有设置于所述第二表面侧并具有第一导电型的漏区、相对于衬底区设置于主表面侧并具有第一导电型的漂移区、相对于所述漂移区设置于主表面侧并具有第二导电型的基区、以及与主表面邻接的源区，所述源区将所述基区夹在该源区和漂移区之间。

根据所述实施方式的半导体装置还具有栅电极、配线和第一导电膜。所述栅电极与夹在所述源区和漂移区之间的基区相对，并与基区绝缘。所述配线设置于所述第一表面上并且与所述源区电连接。所述第一导电膜与所述漏区电连接。所述第一导电膜设置于所述第一表面上，与所述配线相对并与所述配线绝缘。

根据所述实施方式的半导体装置受噪声影响较小并且没有使制造工艺复杂化以及没有增大芯片面积。

附图说明

图1是示出第一实施方式的半导体装置的整体结构的俯视图；

图2是第一实施方式的半导体装置在元件区的剖视图；

图3是第一实施方式的第一变形例的半导体装置在元件区的剖视图；

图4是第一实施方式的半导体装置在外围区的剖视图；

图5a、5b和5c分别是第一实施方式的半导体装置在元件区和外围区之间的边界附近的俯视图；

图6a和图6b分别是第一实施方式的第二变形例的半导体装置在元件区的剖视图；

图7a和图7b分别是第一实施方式的半导体装置在前端步骤期间的剖视图；

图8a和图8b分别是第一实施方式的半导体装置在第一绝缘膜成长步骤期间的剖视图；

图9是第一实施方式的半导体装置在第一导电膜形成步骤期间在元件区的剖视图；

图10a和图10b分别是第一实施方式的半导体装置在第二绝缘膜成长步骤期间的剖视图；

图11a和图11b分别是第一实施方式的半导体装置在接触孔形成步骤中的剖视图；

图12a和图12b分别是第一实施方式的半导体装置在接触孔栓形成步骤期间的剖视图；

图13a和图13b分别是第一实施方式的半导体装置在配线图案化步骤期间的剖视图；

图14是第一实施方式的半导体装置的等效电路图；

图15a和图15b分别是第二实施方式的半导体装置的剖视图；

图16是第二实施方式的半导体装置在元件区和外围区之间的边界附近的俯视图；

图17是第二实施方式的半导体装置在导电膜&介质膜形成步骤期间在元件区的剖视图；

图18a和18b分别是第三实施方式的半导体装置的剖视图；

图19是第三实施方式的半导体装置在元件区和外围区之间的边界附近的俯视图；

图20a和20b分别是第三实施方式的半导体装置在下部接触孔栓形成步骤期间的剖视图；

图21a和图21b分别是第三实施方式的半导体装置在导电膜同时形成步骤期间的剖视图；

图22a和图22b分别是第三实施方式的半导体装置在上部接触孔栓形成步骤期间的剖视图；

图23a和图23b分别是第四实施方式的半导体装置的剖视图；

图24是第四实施方式的半导体装置在元件区和外围区之间的边界附近的俯视图；

图25是第四实施方式的半导体装置在蚀刻阻挡膜形成步骤期间的剖视图；

图26a和图26b分别是第四实施方式的半导体装置在第二绝缘膜形成步骤期间的剖视图；

图27a和图27b分别是第四实施方式的半导体装置在导电膜&接触孔栓同时形成步骤期间的剖视图；

图28a和图28b分别是第四实施方式的半导体装置在第三绝缘膜形成步骤期间的剖视图；

图29和图29b分别是第五实施方式的半导体装置的剖视图；

图30a和图30b分别是第五实施方式的半导体装置在导电膜同时形成步骤期间的剖视图。

具体实施方式

下文将参照附图描述实施方式。在各个附图中，相同或相应的部分通过相同的参考数字标识。下文描述的实施方式中的至少一部分可以任意组合使用。

【第一实施方式】

下面将描述第一实施方式的半导体装置的构造。

举例而言，第一实施方式的半导体装置是沟槽栅极型纵向mosfet。

如图1所示，第一实施方式的半导体装置具有半导体衬底sub。所述半导体衬底sub由例如单晶硅(si)制成。该第一实施方式的半导体装置具有元件区er和外围区per。在元件区er，在半导体衬底sub中形成mosfet。所述外围区per位于第一实施方式的半导体装置的外围。

如图2所示，所述半导体衬底sub具有主表面(第一表面)ms和背表面(第二表面)bs。所述背表面bs是在所述主表面ms相反侧的表面。在元件区er，半导体衬底sub具有衬底区subr、漂移区dr、基区br和源区sr。在元件区er，半导体衬底sub可以具有基接触区bcr。

衬底区subr在半导体衬底sub的背表面bs侧。所述衬底区subr具有n导电型。该衬底区subr充当mosfet的漏区。

漂移区dr在衬底区subr的主表面ms侧。所述漂移区dr具有n导电型。该漂移区dr优选地具有比衬底区subr的n型杂质浓度低的n型杂质浓度。

基区br在漂移区dr的主表面ms侧。该基区br具有p导电型。

源区sr与所述主表面ms邻接，并且使基区br在源区sr和漂移区dr之间。源区sr具有n导电型。基接触区bcr位于所述基区br。所述基接触区bcr具有p导电型。

在元件区er，第一实施方式的半导体装置还具有栅电极ge。该栅电极ge与夹在源区sr和漂移区dr之间的基区br相对，并与基区br绝缘。所述栅电极ge由例如掺杂多晶硅si制成。

在元件区er，半导体衬底sub具有沟槽tr1和栅绝缘膜go。沟槽tr1从主表面ms向背表面bs延伸。更具体而言，沟槽tr1穿过源区sr和基区br并到达漂移区dr。栅电极ge填充沟槽tr1。栅绝缘膜go位于沟槽tr和栅电极ge之间。所述栅绝缘膜go由例如二氧化硅(sio2)制成。因此，所述栅电极ge与夹在源区sr和漂移区dr之间的基区br相对，并且与基区br绝缘。

在元件区er，第一实施方式的半导体装置还具有配线wl1。配线wl1与源区sr电连接。配线wl1通过接触孔栓cp1与源区sr电连接。所述接触孔栓cp1还与基接触区bcr连接。配线wl1由例如铝(al)或铝合金制成。所述接触孔栓cp1由例如钨(w)制成。

第一实施方式的半导体装置还具有第一导电膜fcl。在元件区er，该第一导电膜fcl与配线wl1相对并与配线wl1绝缘。该第一导电膜fcl与漏区(即，衬底区subr)电连接。后续将描述第一导电膜fcl和漏区之间的电连接。所述第一导电膜fcl由例如掺杂多晶硅制成。

第一实施方式的半导体装置具有层间绝缘膜ild1。该层间绝缘膜ild1夹在主表面ms和配线wl1之间。该层间绝缘膜ild1具有下部层间绝缘膜ild1a和上部层间绝缘膜ild1b。所述下部层间绝缘膜ild1a是层间绝缘膜ild1的下侧(靠近主表面ms的那侧)部分。所述上部层间绝缘膜ild1b是层间绝缘膜ild1的上侧(远离主表面ms的那侧)部分。所述下部层间绝缘膜ild1a由例如hto(hightemperatureoxide，高温氧化物)制成。所述上部层间绝缘膜ild1b由例如hto或bpsg(boronphosphoroussiliconglass，硼磷硅玻璃)制成。

层间绝缘膜ild1中具有接触孔ch1。该接触孔ch1位于与源区sr对应的位置。所述接触孔ch1填充有接触孔栓cp1。

第一导电膜fcl在层间绝缘膜ild1内。这意味着第一导电膜fcl夹在下部层间绝缘膜ild1a和上部层间绝缘膜ild1b之间。因此，在元件区er，第一导电膜fcl与配线wl1相对，并与配线wl1绝缘。在这种情况下，第一导电膜fcl还与接触孔栓cp1相对并与其绝缘。如前文所述，第一导电膜fcl与漏区电连接。因此，在第一导电膜fcl和配线wl1(以及接触孔栓cp1)之间形成的电容对应于源-漏电容。

第一导电膜fcl的位置不限于上文所述。如图3所示，在配线wl1上，第一实施方式的半导体装置还可以具有层间绝缘膜ild2。第一导电膜fcl可以在层间绝缘膜ild2之上形成。在这种结构中，在元件区er，可以使第一导电膜fcl与配线wl1相对并与配线wl1绝缘。

如图4所示，在外围区per，半导体衬底sub具有衬底区subr、漂移区dr和n型杂质区nr。在外围区per，所述半导体衬底sub可以具有基接触区bcr。在外围区per，第一实施方式的半导体装置具有配线wl2、层间绝缘膜ild3和接触孔栓cp2。

层间绝缘膜ild3在半导体衬底sub的主表面ms上。该层间绝缘膜ild3具有下部层间绝缘膜ild3a和上部层间绝缘膜ild3b。下部层间绝缘膜ild3a是层间绝缘膜ild3的下侧(靠近主表面ms的那侧)部分。上部层间绝缘膜ild3b是层间绝缘膜ild3的上侧(远离主表面ms的那侧)部分。下部层间绝缘膜ild3a由例如hto制成。所述上部层间绝缘膜ild3b由例如hto或bpsg制成。

配线wl2在层间绝缘膜ild3上。接触孔栓cp2填充层间绝缘膜ild3内形成的接触孔ch2。接触孔ch2设置在与n型杂质区nr对应的位置。

配线wl2与接触孔栓cp2的一端连接。接触孔栓cp2的另一端与n型杂质区nr和基接触区bcr连接。因此，配线wl2通过接触孔栓cp2与n型杂质区nr电连接。

n型杂质区nr、漂移区dr和衬底区subr均具有n导电型。因此，配线wl2与衬底区subr(即，漏区)电连接。配线wl2通过过孔塞(viaplug)vp与第一导电膜fcl连接。因此，第一导电膜fcl与漏区电连接。

图5a是半导体衬底sub在元件区er和外围区per之间的边界附近的俯视图。如图5a所示，在半导体衬底sub的主表面ms侧，半导体衬底sub具有基区br、源区sr、n型杂质区nr和栅电极ge。

在外围区per内，n型杂质区nr连续地包围元件区er。

基区br遍布元件区er延伸。在其中具有基区br的区域内，栅电极ge具有梳状形状。源区sr夹在任意两个栅电极ge之间。

图5b是第一导电膜fcl在元件区er和外围区per之间的边界附近的俯视图。在图5b中，通过虚线表示基区br、源区sr、n型杂质区nr和栅电极ge。如图5b所示，在元件区er，第一导电膜fcl具有梳状形状。在平面视图中(即，从垂直于主表面ms的方向看)，第一导电膜fcl与用于形成栅电极ge的区域重叠。

图5c是配线wl1、配线wl2以及配线wl3在元件区er和外围区per之间的边界附近的俯视图。在图5c中，通过虚线表示基区br、源区sr、n型杂质区nr、栅电极ge以及第一导电膜fcl。如5c所示，在元件区er内，配线wl1与其中具有源区sr的区域重叠。配线wl1通过接触孔栓cp1与源区sr和基接触区bcr连接。

在平面视图中，在外围区per，配线wl2与n型杂质区nr重叠。此外，在平面视图中，在元件区er，配线wl2与第一导电膜fcl重叠。

配线wl2的形成在外围区per内的部分，通过接触孔栓cp2与n型杂质区nr连接。配线wl2的与第一导电膜fcl重叠的部分通过过孔塞vp与第一导电膜fcl连接。

在平面视图中，在元件区er内，配线wl3与栅电极ge重叠。配线wl3通过接触孔栓cp3与栅电极ge连接。

虽然未在图中示出，但是配线wl1与源电极焊盘连接，配线wl3与栅电极焊盘连接。

上述第一实施方式的半导体装置是沟槽栅极型纵向mosfet。第一实施方式的半导体装置不限于沟槽栅极型纵向mosfet。第一实施方式的半导体装置可以是非沟槽栅极型的纵向mosfet。

如图6a所示，当第一实施方式的半导体装置是非沟槽栅极型的纵向mosfet时，在元件区er，半导体衬底sub具有衬底区subr、漂移区dr、基区br和源区sr。在元件区er，半导体衬底sub可以具有基接触区bcr。在这种情况下，第一实施方式的半导体装置具有栅电极ge和栅绝缘膜go。

在主表面ms上，基区br具有夹在源区sr和漂移区dr之间的部分。在基区br的所述夹在源区sr和漂移区dr之间的部分上具有栅绝缘膜go。在栅绝缘膜go上具有栅电极ge，在平面视图中，该栅电极ge与基区br的所述夹在源区sr和漂移区dr之间的部分重叠。因此，栅电极ge与夹在源区sr和漂移区dr之间的基区br相对并与基区br绝缘。

第一实施方式的作为非沟槽栅极型的纵向mosfet的半导体装置不具有沟槽tr1，这与第一实施方式的作为沟槽栅极型纵向mosfet的半导体装置不同。但是，它们在栅电极ge与夹在源区sr和漂移区dr之间的基区br相对并与基区br绝缘方面是相似的。因此，第一实施方式的半导体装置可以是非沟槽栅极型的纵向mosfet。

如图6b所示，第一实施方式的半导体装置可以具有柱区cr。这意味着第一实施方式的半导体装置可以具有超结结构。当半导体装置中具有柱区cr时，漂移区dr优选地具有比没有柱区cr的半导体装置的n型杂质浓度高的n型杂质浓度。因此，第一实施方式的半导体装置能够在维持耐受电压的同时具有减小的导通电阻。

柱区cr从基区br向背表面bs侧延伸。基区br具有p导电型。柱区cr在柱区cr和漂移区dr之间形成pn结并由此使耗尽层沿横向(与从主表面ms向背表面bs延伸的方向垂直的方向)延伸。因此，第一实施方式的半导体装置能够具有改善的耐受电压。根据需要选择柱区cr内的p型杂质浓度，以便保持柱区cr和漂移区dr之间的电荷平衡。

下面将描述第一实施方式的半导体装置的一种制造方法。

第一实施方式的半导体装置的所述制造方法包括前端步骤s1和后端步骤s2。

图7a是在前端步骤s1期间第一实施方式的半导体装置在元件区er的剖视图。在前端步骤s1中，如图7a所示，在半导体衬底sub的元件区er内形成衬底区subr、漂移区dr、基区br、源区sr、基接触区bcr、沟槽tr1、栅电极ge以及栅绝缘膜go。

图7b是在前端步骤s1期间第一实施方式的半导体装置在外围区per的剖视图。在前端步骤s1中，如图7b所示，在半导体衬底sub的外围区per内形成衬底区subr、漂移区dr以及n型杂质区nr。通过通常采用的半导体制造工艺执行所述前端步骤s1。

后端步骤s2包括导电膜形成步骤s21和配线步骤s22。导电膜形成步骤s21包括第一绝缘膜形成步骤s211、第一导电膜形成步骤s212和第二绝缘膜形成步骤s213。

图8a是在第一绝缘膜形成步骤s211期间第一实施方式的半导体装置在元件区er的剖视图。图8b是在第一绝缘膜形成步骤s211期间第一实施方式的半导体装置在外围区per的剖视图。

如图8a和8b所示，在第一绝缘膜形成步骤s211中，分别在位于元件区er和外围区per内的主表面ms上形成下部层间绝缘膜ild1a和下部层间绝缘膜ild3a。举例而言，通过使用cvd(chemicalvapordeposition，化学气相沉淀)使hto生长来执行第一绝缘膜形成步骤s211。

如图9所示，在第一导电膜形成步骤s212中，在下部层间绝缘膜ild1a上形成第一导电膜fcl。例如，通过cvd形成多晶硅膜并通过光刻和蚀刻将所形成的多晶硅膜图案化，来执行第一导电膜形成步骤s212。

因为不在外围区per内形成第一导电膜fcl，所以在第一导电膜形成步骤s212中外围区per的结构不发生变化。因此，未示出在第一导电膜形成步骤s212期间第一实施方式的半导体装置在外围区per的横截面。

图10a是在第二绝缘膜形成步骤s213期间第一实施方式的半导体装置在元件区er的剖视图。图10b是在第二绝缘膜形成步骤s213期间第一实施方式的半导体装置在外围区per的剖视图。

如图10a所示，在第二绝缘膜形成步骤s213中，在下部层间绝缘膜ild1a和第一导电膜fcl上形成上部层间绝缘膜ild1b。此外，如图10b所示，在第二绝缘膜形成步骤s213中，在下部层间绝缘膜ild3a上形成上部层间绝缘膜ild3b。

举例而言，通过cvd形成hto膜或bpsg膜并通过cmp(化学机械抛光)将形成的膜的表面平面化，来执行第二绝缘膜形成步骤s213。

所述配线步骤s22包括接触孔形成步骤s221、接触孔栓形成步骤s222和配线图案化步骤s223。

图11a是在接触孔形成步骤s221期间第一实施方式的半导体装置在元件区er的剖视图。如图11a所示，在接触孔形成步骤s221中形成接触孔ch1。通过该步骤，从层间绝缘膜ild1中露出源区sr和基接触区bcr。

在接触孔形成步骤s221中，在元件区er，在位于第一导电膜fcl上的层间绝缘膜ild1内形成过孔vh。通过该步骤，从层间绝缘膜ild1中露出第一导电膜fcl。

图11b是在接触孔形成步骤s221期间第一实施方式的半导体装置在外围区per内的剖视图。如图11b所示，在接触孔形成步骤s221中，在层间绝缘膜ild3内形成接触孔ch2。通过该步骤，从层间绝缘膜ild3中露出n型杂质区nr和基接触区bcr。

举例而言，通过诸如rie(reactiveionetching，反应离子蚀刻)之类的各向异性蚀刻，来执行接触孔形成步骤s221。

图12a是在接触孔栓形成步骤s222期间第一实施方式的半导体装置在元件区er的剖视图。如图12a所示，在接触孔栓形成步骤s222中，在接触孔ch1内形成接触孔栓cp1。

在接触孔栓形成步骤s222中，在过孔vh内形成过孔塞vp。

图12b是在接触孔栓形成步骤s222期间第一实施方式的半导体装置在外围区per的剖视图。如图12b所示，在接触孔栓形成步骤s222中，在接触孔ch2内形成接触孔栓cp2。

举例而言，通过cvd向接触孔ch1、接触孔ch2和通孔vh填充钨并通过cmp将钨从接触孔ch1、接触孔ch2和通孔vh突出的部分去除，来执行接触孔栓形成步骤s222。

图13a是在配线图案化步骤s223期间第一实施方式的半导体装置在元件区er的剖视图。如图13a所示，在配线图案化步骤s223中，在层间绝缘膜ild1上形成配线wl1。

图13b是在配线图案化步骤s223期间第一实施方式的半导体装置在外围区per的剖视图。如图13b所示，在配线图案化步骤s223中，在层间绝缘膜ild3上形成配线wl2。该配线wl2延伸至层间绝缘膜ild1的一部分上以与过孔塞vp连接。

举例而言，通过喷镀(sputtering)在层间绝缘膜ild1和层间绝缘膜ild3上形成铝膜或铝合金膜并通过光刻和蚀刻将所形成的膜图案化，来执行配线图案化步骤s223。

下面将描述第一实施方式的半导体装置的优势。

第一实施方式的半导体装置在主表面ms上具有配线wl1。第一导电膜fcl与配线wl1相对并与配线wl1绝缘。因此，在配线wl1和第一导电膜fcl之间形成附加电容c1。在配线wl1和第一导电膜fcl之间形成附加电容c1以便该附加电容位于元件形成区er。

配线wl1与源区sr电连接。第一导电膜fcl与衬底区subr(漏区)电连接。因此，位于配线wl1和第一导电膜fcl之间的所述附加电容c1是源-漏电容。

在第一实施方式的半导体装置中，如图14所示，在源和漏之间，位于配线wl1和第一导电膜fcl之间的附加电容c1与位于基区br和漂移区dr之间的结电容c2彼此并联连接。因此，第一实施方式的半导体装置受噪声的影响较小。

此外，能够以并不复杂的工艺形成配线wl1和第一导电膜fcl。在第一实施方式中，能够在不将工艺复杂化并且不增大芯片面积的情况下，制造受噪声影响较小的半导体装置。

下文将描述当半导体衬底sub具有柱区cr时第一实施方式的半导体装置的优势。如前文所述，当半导体衬底sub具有柱区cr时，能够在维持耐受电压的同时降低导通电阻，因为即使当漂移区dr内的n型杂质浓度增大时也能维持耐受电压。

在具有柱区cr的半导体衬底sub中，当栅电极ge从导通转为截止时，耗尽层在漂移区迅速扩散。因此，在具有柱区cr的半导体衬底sub中很可能出现噪声。

但是，第一实施方式的半导体装置能够满足低噪声、低导通电阻和高耐受电压，因为即使当半导体衬底sub具有柱区cr时，所述半导体装置也能较少地受噪声影响。

【第二实施方式】

下面将描述第二实施方式的半导体装置的结构。这里，将重点描述与第一实施方式的不同。图15a是第二实施方式的半导体装置在元件区er的剖视图。图15b是第二实施方式的半导体装置在外围区per的剖视图。

如图15a和15b所示，第二实施方式的半导体装置具有半导体衬底sub。第二实施方式的半导体装置具有元件区er和外围区per。在元件区er，半导体衬底sub具有衬底区sub、漂移区dr、基区br和源区sr。在元件区er，半导体衬底sub可以具有基接触区bcr。

在外围区per，半导体衬底sub在具有衬底区subr、漂移区dr和n型杂质区nr。在外围区per，半导体衬底sub可以具有基接触区bcr。

在元件区er，第二实施方式的半导体装置具有栅电极ge、配线wl1、配线wl3、层间绝缘膜ild1、接触孔栓cp1、过孔塞vp以及第一导电膜fcl。在外围区per，第二实施方式的半导体装置具有层间绝缘膜ild3、接触孔栓cp2和配线wl2。在上述方面，第二实施方式的半导体装置与第一实施方式的半导体装置相似。

如图15a所示，在元件区er，第二实施方式的半导体装置具有第二导电膜scl。在这一方面，第二实施方式的半导体装置与第一实施方式的半导体装置不同。

第二导电膜scl与第一导电膜fcl相对并与其绝缘。举例而言，第二导电膜scl在下部层间绝缘膜ild1a上，第一导电膜fcl在第二导电膜scl上。这意味着，在层间绝缘膜ild1内，第一导电膜fcl和导电膜scl彼此重叠。第一导电膜fcl和第二导电膜scl在二者之间具有介质膜(dielectricfilm)dl。通过该介质膜dl，第二导电膜scl与第一导电膜fcl相对并与其绝缘。这意味着在第一导电膜fcl和第二导电膜scl之间形成电容。

第二导电膜scl由例如掺杂多晶硅制成。介质膜dl优选地具有比层间绝缘膜ild1的介电常数高的介电常数。例如，当层间绝缘膜ild1由hto或bpsg制成时，介质膜dl由氮化硅(sin)制成。

第二导电膜scl与源区sr电连接。更具体而言，如图16所示，第二导电膜scl与接触孔栓cp4连接。该接触孔栓cp4与配线wl1连接。如前文所述，该配线wl1与源区sr电连接，这样，第二导电膜scl与源区sr电连接。因此，在第一导电膜fcl和第二导电膜scl之间形成的电容是源-漏电容。

下文将描述第二实施方式的半导体装置的一种制造方法。

第二实施方式的半导体装置的所述制造方法包括前端步骤s1和后端步骤s2。第二实施方式的半导体装置的制造方法的前端步骤s1与第一实施方式的半导体装置的制造方法的前端步骤类似。

第二实施方式的半导体装置的所述制造方法的后端步骤s2包括导电膜形成步骤s21和配线步骤s22。配线步骤s22与第一实施方式的半导体装置的制造方法的配线步骤类似。

所述导电膜形成步骤s21包括第一绝缘膜形成步骤s211、第二绝缘膜形成步骤s213和导电膜&介质膜图案化步骤s214。第一绝缘膜形成步骤s211和第二绝缘膜形成步骤s213与第一实施方式的半导体装置的制造方法中的类似。但是，第二实施方式的半导体装置的制造方法与第一实施方式的半导体装置的制造方法的区别在于前者具有导电膜&介质膜图案化步骤s214。

在第一绝缘膜形成步骤s211之后，但是在第二绝缘膜形成步骤s213之前，执行导电膜&介质膜图案化步骤s214。如图17所示，在导电膜&介质膜图案化步骤s214中，在下部层间绝缘膜ild1a上形成第二导电膜scl，在第二导电膜scl上形成介质膜dl，以及在介质膜dl上形成第一导电膜fcl。举例而言，通过cvd依次形成多晶硅膜、sin膜以及多晶硅膜并通过光刻和蚀刻将形成的多晶硅膜和sin膜图案化，来执行导电膜&介质膜图案化步骤s214。

在导电膜&介质膜图案化步骤s214之后，外围区per的构造不发生变化，因为第一导电膜fcl、第二导电膜scl和介质膜dl均不在外围区per内形成。因此，省略了在导电膜&介质膜图案化步骤s214期间第二实施方式的半导体装置在外围区per的横截面。

下面将描述第二实施方式的半导体装置的优势。

在第二实施方式的半导体装置中，第一导电膜fcl不仅与配线wl1相对，而且与第二导电膜scl相对并与它们绝缘。配线wl1和第二导电膜scl电连接至源区sr。因此，在第二实施方式的半导体装置中，不仅在第一导电膜fcl和配线wl1之间，还在第一导电膜fcl和第二导电膜scl之间形成源-漏附加电容c1。

在第二实施方式的半导体装置中，能够降低噪声的影响，因为附加电容c1能够被进一步增大。

在第二实施方式的半导体装置中，当介质膜dl具有比层间绝缘膜ild1大的介电常数时，附加电容c1能够被进一步增大。因此，在第二实施方式的半导体装置中，当介质膜dl具有比层间绝缘膜ild1大的介电常数时，噪声的影响能够被进一步降低。

【第三实施方式】

下文将描述第三实施方式的半导体装置的结构。这里，将主要描述与第二实施方式的区别。图18a是第三实施方式的半导体装置在元件区er的剖视图。图18b是第三实施方式的半导体装置在外围区per的剖视图。

如图18a和18b所示，第三实施方式的半导体装置具有半导体衬底sub。第三实施方式的半导体装置具有元件区er和外围区per。在元件区er，半导体衬底sub具有衬底区subr、漂移区dr、基区br和源区sr。在元件区er，半导体衬底sub可以具有基接触区bcr。

在外围区per，半导体衬底sub具有衬底区subr、漂移区dr和n型杂质区nr。在外围区per，半导体衬底sub可以具有基接触区bcr。

在元件区er，第三实施方式的半导体装置具有栅电极ge、配线wl1、配线wl3、层间绝缘膜ild1、接触孔栓cp1、过孔塞vp、第一导电膜fcl和第二导电膜scl。

在外围区per，第三实施方式的半导体装置具有层间绝缘膜ild3、接触孔栓cp2、配线wl2。这意味着第三实施方式的半导体装置与第二实施方式的半导体装置在上述方面是相似的。

如图18a所示，在第三实施方式的半导体装置中，第一导电膜fcl和第二导电膜scl由相同的材料制成。在第三实施方式的半导体装置中，在相同的层形成第一导电膜fcl和第二导电膜scl。换言之，在第三实施方式的半导体装置中，在相同的平面上形成第一导电膜fcl和第二导电膜scl。在这一方面，第三实施方式的半导体装置与在第二实施方式的半导体装置不同。

第二导电膜scl在下部层间绝缘膜ild1a上。第一导电膜fcl在下部层间绝缘膜ild1a上。因此，第一导电膜fcl和第二导电膜scl位于相同的层(即，在相同的平面上)。

第二导电膜scl与第一导电膜fcl相邻。换言之，第二导电膜scl夹在两个第一导电膜fcl之间。因此，第一导电膜fcl与第二导电膜scl相对，并与其绝缘。

第一导电膜fcl和第二导电膜scl由相同的材料制成。第一导电膜fcl和第二导电膜scl均由掺杂多晶硅制成。第一导电膜fcl和第二导电膜scl可以由诸如铝或铝合金之类的金属材料制成。

第二导电膜scl与源区sr电连接。更具体而言，如图19所示，第二导电膜scl与接触孔栓cp1连接。如前文所述，配线wl1与源区sr电连接。相应地，第二导电膜scl与源区sr电连接。因此，在第一导电膜fcl和第二导电膜scl之间形成的电容是源-漏电容。

如图18a所示，接触孔栓cp1具有下部接触孔栓cp1a和上部接触孔栓cp1b。下部接触孔栓cp1a在下部层间绝缘膜ild1a内。下部接触孔栓cp1a与源区sr和基接触区bcr连接。上部接触孔栓cp1b在上部层间绝缘膜ild1b内。上部接触孔栓cp1b与配线wl1连接。

接触孔ch1具有下部接触孔ch1a和上部接触孔ch1b。下部接触孔ch1a在下部层间绝缘膜ild1a内。下部接触孔ch1a内具有下部接触孔栓cp1a。上部接触孔ch1b在上部层间绝缘膜ild1b内。上部接触孔ch1b内具有上部接触孔栓cp1b。

下部接触孔栓cp1a和上部接触孔栓cp1b可以由相同材料制成。下部接触孔栓cp1a和上部接触孔栓cp1b可以分别由不同的材料制成。当第一导电膜fcl和第二导电膜scl由掺杂多晶硅制成时，下部接触孔栓cp1a由例如掺杂多晶硅制成，上部接触孔栓cp1b由例如钨制成。当第一导电膜fcl和第二导电膜scl由铝制成时，下部接触孔栓cp1a和上部接触孔栓cp1b均由例如钨制成。

如图18a所示，接触孔栓cp2具有下部接触孔栓cp2a、上部接触孔栓cp2b和中间接触孔栓cp2c。下部接触孔栓cp2a在下部层间绝缘膜ild3a内。下部接触孔栓cp2a与n型杂质区nr和基接触区bcr连接。上部接触孔栓cp2b在上部层间绝缘膜ild3b内。上部接触孔栓cp2b与配线wl2连接。中间接触孔栓cp2c在下部层间绝缘膜ild3a上。中间接触孔栓cp2c位于下部接触孔栓cp2a和上部接触孔栓cp2b之间。

接触孔ch2具有下部接触孔ch2a和上部接触孔ch2b。下部接触孔ch2a在下部层间绝缘膜ild3a内。下部接触孔ch2a内具有下部接触孔栓cp2a。上部接触孔ch2b在上部层间绝缘膜ild3b内。上部接触孔ch2b内具有上部接触孔栓cp2b。

用于形成中间接触孔栓cp2c的材料与用于形成第一导电膜fcl和第二导电膜scl的材料相同。

可以在下部接触孔栓cp1a和上部接触孔栓cp1b之间形成第二导电膜scl。由此，第二导电膜scl与源区sr电连接。

下面将描述第三实施方式的半导体装置的一种制造方法。

第三实施方式的半导体装置的所述制造方法包括前端步骤s1和后端步骤s2。第三实施方式的半导体装置的制造方法的前端步骤s1与第一实施方式的半导体装置的制造方法的前端步骤和第二实施方式的半导体装置的制造方法的前端步骤相似。

第三实施方式的半导体装置的制造方法的后端步骤s2包括导电膜形成步骤s21和配线步骤s22。

导电膜形成步骤s21包括第一绝缘膜形成步骤s211、第二绝缘膜形成步骤s213、下部接触孔栓形成步骤s216和导电膜同时形成步骤s217。

第一绝缘膜形成步骤s211和第二绝缘膜形成步骤s213与第二实施方式的半导体装置的制造方法中的相同。第三实施方式的半导体装置的制造方法与第二实施方式的半导体装置的制造方法的不同在于，前者包括下部接触孔栓形成步骤s216和导电膜同时形成步骤s217。

在第一绝缘膜形成步骤s211之后，但是在导电膜同时形成步骤s217之前，执行下部接触孔栓形成步骤s216。图20a是在下部接触孔栓形成步骤s216中第三实施方式的半导体装置在元件区er的剖视图。如图20a所示，在下部接触孔栓形成步骤s216中，形成下部部接触孔ch1a和下部接触孔栓cp1a。在下部接触孔栓形成步骤s216中，首先，在下部层间绝缘膜ild1a内，在与源区sr对应的位置形成下部接触孔ch1a。通过各向异性蚀刻，例如rie，实现下部接触孔ch1a的形成。

接着，形成下部接触孔栓cp1a。在下部接触孔ch1a内形成下部接触孔栓cp1a。举例而言，通过cvd形成掺杂多晶硅膜或钨膜并通过cmp将所形成的膜中从下部接触孔ch1a突出的部分去除，来执行下部接触孔栓cp1a的形成。

图20b是在下部接触孔栓形成步骤s216中第三实施方式的半导体装置在外围区per的剖视图。如图20b所示，在下部接触孔栓形成步骤s216中，形成下部接触孔ch2a和下部接触孔栓cp2a。

在下部接触孔栓形成步骤s216中，首先，在下部层间绝缘膜ild3a内，在对应于n型杂质区nr的位置形成下部接触孔ch2a。通过各向异性蚀刻，例如rie，实现下部接触孔ch2a的形成。

接着，形成下部接触孔栓cp2a。在下部接触孔ch2a内形成下部接触孔栓cp2a。例如，通过cvd形成掺杂多晶硅膜或钨膜并通过cmp将所形成的膜中从下部接触孔ch2a突出的部分去除，来形成下部接触孔栓cp2a。

在下部接触孔栓形成步骤s216之后，但是在第二绝缘膜形成步骤s213之前，执行导电膜同时形成步骤s217。

如图21a所示，在导电膜同时形成步骤s217中，在下部层间绝缘膜ild1a上形成第一导电膜fcl和第二导电膜scl。如图21b所示，在导电膜同时形成步骤s217中，在下部层间绝缘膜ild3a上形成中间接触孔栓cp2c。在导电膜同时形成步骤s217中，首先，在下部层间绝缘膜ild1a上形成掺杂多晶硅膜或铝膜。例如，使用喷镀执行该掺杂多晶硅膜或铝膜的形成。

然后，将如此形成的掺杂多晶硅膜或铝膜图案化。例如，通过光刻和蚀刻执行该图案化。执行所述图案化以便将第二导电膜scl设置在下部接触孔栓cp1a上，将中间接触孔栓cp2c设置在下部接触孔栓cp2a上以及将第一导电膜fcl设置在两个相邻的第二导电膜scl之间。通过该步骤，在相同的层同时形成第一导电膜fcl、第二导电膜scl和中间接触孔栓cp2c。

配线步骤s22包括上部接触孔栓形成步骤s224和配线图案化步骤s223。

在第二绝缘膜形成步骤s213之后，但是在配线图案化步骤s223之前，执行上部接触孔栓形成步骤s224。图22a是在上部接触孔栓形成步骤s224期间第三实施方式的半导体装置在元件区er的剖视图。如图22a所示，在上部接触孔栓形成步骤s224中，形成上部接触孔ch1b和上部接触孔栓cp1b。在上部接触孔栓形成步骤s224中，形成过孔vh和过孔塞vp。

在上部接触孔栓形成步骤s224中，首先，在上部层间绝缘膜ild1b内形成上部接触孔ch1b和过孔vh。通过各向异性蚀刻，例如rie，执行上部接触孔ch1b和过孔vh的形成。

接着，形成上部接触孔栓cp1b。在上部接触孔ch1b形成该上部接触孔栓cp1b。例如，通过cvd形成掺杂多晶硅膜或钨膜并通过cmp将所形成的膜中伸出上部接触孔ch1b的部分去除，来实现上部接触孔栓cp1b的形成。

图22b是在上部接触孔栓形成步骤s224期间第三实施方式的半导体装置在外围区per的剖视图。如图22b所示，在上部接触孔栓形成步骤s224中，形成上部接触孔ch2b和上部接触孔栓cp2b。

在上部接触孔栓形成步骤s224中，首先，在上部层间绝缘膜ild3b内，在对应于下部接触孔栓cp2a的位置形成上部接触孔ch2b。通过各向异性蚀刻，例如rie，执行上部接触孔ch2b的形成。

接着，形成上部接触孔栓cp2b。在上部接触孔ch2b内形成上部接触孔栓cp2b。例如，通过cvd形成掺杂多晶硅膜或钨膜并通过cmp将所形成的膜中伸出上部接触孔ch2b的部分去除，来执行上部接触孔栓cp2b的形成。

下面将描述第三实施方式的半导体装置的优势。

在第三实施方式的半导体装置中，第一导电膜fcl不仅与配线wl1相对，还与第二导电膜scl相对，并与它们绝缘。配线wl1和第二导电膜scl与源区sr电连接。因此，在第三实施方式的半导体装置中，不仅在第一导电膜fcl和配线wl1之间，而且在第一导电膜fcl和第二导电膜scl之间形成源-漏附加电容c1。

因为附加电容c1的进一步增大，第三实施方式的半导体装置受噪声影响较小。

在第三实施方式的半导体装置中，第一导电膜fcl和第二导电膜scl由相同的材料制成并形成于相同的层。第一导电膜fcl和第二导电膜scl能够通过相同的步骤形成。因此，能够以良好的精度形成第一导电膜fcl和第二导电膜scl之间的间隔。换言之，能够在以良好的精度控制第一导电膜fcl和第二导电膜scl之间的电容值的同时，制造第三实施方式的半导体装置。

当在第三实施方式的半导体装置中，第一导电膜fcl和第二导电膜scl由铝或铝合金金属材料制成时，第一导电膜fcl和第二导电膜scl可具有减小的电阻。其结果是，第三实施方式的半导体装置能具有减小的寄生电阻。

【第四实施方式】

下文将描述第四实施方式的半导体装置的结构。这里将主要描述与第一实施方式的区别。图23a是第四实施方式的半导体装置在元件区er的剖视图。图23b是第四实施方式的半导体装置在外围区per的剖视图。

第四实施方式的半导体装置具有半导体衬底sub。第四实施方式的半导体装置具有元件区er和外围区per。在元件区er，半导体衬底sub具有衬底区subr、漂移区dr、基区br和源区sr。在元件区er，半导体衬底sub可以具有基接触区bcr。

在外围区per，半导体衬底sub具有衬底区subr、漂移区dr和n型杂质区nr。在外围区per，半导体衬底sub可以具有基接触区bcr。

在元件区er，第四实施方式的半导体装置具有栅电极ge、配线wl1、配线wl3、层间绝缘膜ild1、接触孔栓cp1、过孔塞vp和第一导电膜fcl。在外围区per，第四实施方式的半导体装置具有层间绝缘膜ild3、接触孔栓cp2和配线wl2。这意味着第四实施方式的半导体装置与第一实施方式的半导体装置在上述方面是相似的。

如图23a所示，在第四实施方式的半导体装置中，第一导电膜fcl由与接触孔栓cp1相同的材料制成。在这一方面，第四实施方式的半导体装置与第一实施方式的半导体装置不同。

第四实施方式的半导体装置的层间绝缘膜ild1具有下部层间绝缘膜ild1a、上部层间绝缘膜ild1b和中间层间绝缘膜ild1c。所述下部层间绝缘膜ild1a由例如hto制成。作为上部层间绝缘膜ild1b，例如，可以使用p-sio(通过等离子cvd形成的氧化硅)膜。

下部层间绝缘膜ild1a在半导体衬底sub的主表面ms上。中间层间绝缘膜ild1c在下部层间绝缘膜ild1a上。上部层间绝缘膜ild1b在中间层间绝缘膜ild1c上。

第四实施方式的半导体装置的层间绝缘膜ild3具有下部层间绝缘膜ild3a、上部层间绝缘膜ild3b和中间层间绝缘膜ild3c。所述下部层间绝缘膜ild3a由例如hto制成。作为上部层间绝缘膜ild3b，例如，可以使用p-sio膜。

下部层间绝缘膜ild3a在半导体衬底sub的主表面ms上。中间层间绝缘膜ild3c在下部层间绝缘膜ild3a上。上部层间绝缘膜ild3b在中间层间绝缘膜ild3c上。

第四实施方式的半导体装置具有蚀刻阻挡膜es。所述蚀刻阻挡膜es在下部层间绝缘膜ild1a上。所述蚀刻阻挡膜es由具有与上部层间绝缘膜ild1b的蚀刻速率不同的蚀刻速率的材料制成。当上部层间绝缘膜ild1b由hto或bpsg制成时，蚀刻阻挡膜es由例如sin制成。

接触孔栓cp1具有下部接触孔栓cp1a和上部接触孔栓cp1b。下部接触孔栓cp1a位于在下部层间绝缘膜ild1a和中间层间绝缘膜ild1c内形成的下部接触孔ch1a内。上部接触孔栓cp1b位于在上部层间绝缘膜ild1b内形成的上部接触孔ch1b内。

接触孔栓cp2具有下部接触孔栓cp2a和上部接触孔栓cp2b。下部接触孔栓cp2a在在下部层间绝缘膜ild3a和中间层间绝缘膜ild3c内形成的下部接触孔ch2a内。上部接触孔栓cp2b在在上部层间绝缘膜ild3b内形成的上部接触孔ch2b内。

第一导电膜fcl在中间层间绝缘膜ild1c内。第一导电膜fcl由与下部接触孔栓cp1a相同的材料制成。例如，当下部接触孔栓cp1a由钨制成时，第一导电膜fcl也由钨制成。

如图24所示，第一导电膜fcl通过过孔塞vp与配线wl2连接。

下面将描述第四实施方式的半导体装置的一种制造方法。

第四实施方式的半导体装置的所述制造方法包括前端步骤s1和后端步骤s2。第四实施方式的半导体装置的制造方法的前端步骤s1与第一实施方式的半导体装置的制造方法的前端步骤相似。

所述后端步骤s2包括导电膜形成步骤s21和配线步骤s22。导电膜形成步骤s21包括第一绝缘膜形成步骤s211、第二绝缘膜形成步骤s213、蚀刻阻挡膜形成步骤s218、导电膜&接触孔栓同时形成步骤s219以及第三绝缘膜形成步骤s220。所述第一绝缘膜形成步骤s211与第一实施方式的半导体装置的制造方法中的相同。

在第一绝缘膜形成步骤s211之后，但是在第二绝缘膜形成步骤s213之前，执行蚀刻阻挡膜形成步骤s218。在第二绝缘膜形成步骤s213之后，但是在第三绝缘膜形成步骤s220之前，执行导电膜&接触孔栓同时形成步骤s219。在导电膜&接触孔栓同时形成步骤s219之后，但是在配线步骤之前，执行第三绝缘膜形成步骤s220.

如图25所述，在蚀刻阻挡膜形成步骤s218中，形成蚀刻阻挡膜es。在下部层间绝缘膜ild1a上用于形成第一导电膜fcl的位置形成该蚀刻阻挡膜es。举例而言，通过在下部层间绝缘膜ild1a上形成sin之类的膜并通过光刻和蚀刻将所形成的sin之类的膜图案化，来执行蚀刻阻挡膜形成步骤s218。

不在外围区per形成蚀刻阻挡膜es，以便在蚀刻阻挡膜形成步骤s218期间，外围区per的结构不发生变化。因此，省略了在蚀刻阻挡膜形成步骤s218期间第四实施方式的半导体装置在外围区per的横截面。

图26a是在第二绝缘膜形成步骤s213期间第四实施方式的半导体装置在元件区er的剖视图。图26b是在第二绝缘膜形成步骤s213期间第四实施方式的半导体装置在外围区er的剖视图。

如图26a所示，在第二绝缘膜形成步骤s213中，在下部层间绝缘膜ild1a上形成中间层间绝缘膜ild1c。此外，如图26b所示，在第二绝缘膜形成步骤s213中，在下部层间绝缘膜ild3a上形成中间层间绝缘膜ild3c。

举例而言，通过cvd形成hto膜或bpsg膜并通过cmp(化学机械抛光)将所形成的膜的表面平面化，来执行第二绝缘膜形成步骤s213。

图27a是在导电膜&接触孔栓同时形成步骤s219期间第四实施方式的半导体装置在元件区er的剖视图。图27b是在导电膜&接触孔栓同时形成步骤s219期间第四实施方式的半导体装置在外围区per的剖视图。

如图27a所示，在导电膜&接触孔栓同时形成步骤s219中，在下部层间绝缘膜ild1a和中间层间绝缘膜ild1c内形成下部接触孔ch1a。在中间层间绝缘膜ild1c内形成沟槽tr2。在下部接触孔ch1a内形成下部接触孔栓cp1a。在沟槽tr2内形成第一导电膜fcl。

如图27b所示，在导电膜&接触孔栓同时形成步骤s219中，在下部层间绝缘膜ild3a和中间层间绝缘膜ild3c内形成下部接触孔ch2a。在下部接触孔ch2a内形成下部接触孔栓cp2a。

使用各向异性蚀刻，例如rie，形成所述下部接触孔ch1a、下部接触孔ch2a和沟槽tr2。如上所述，下部层间绝缘膜ild1a在其上待形成第一导电膜fcl的位置具有蚀刻阻挡膜es。从而，各向异性蚀刻在蚀刻阻挡膜es上停止。因此，在下部层间绝缘膜ild1a内不形成沟槽tr2。

举例而言，通过cvd形成钨膜并通过cmp将钨膜从下部接触孔ch1a、下部接触孔ch2a和沟槽tr2突出的部分去除，来执行下部接触孔栓cp1a、下部接触孔栓cp2a和第一导电膜fcl的形成。从而，同时形成下部接触孔栓cp1a、下部接触孔栓cp2a和第一导电膜fcl。

图28a是在第三绝缘膜形成步骤s220期间第四实施方式的半导体装置在元件区er的剖视图。图28b是在第三绝缘膜形成步骤s220期间第四实施方式的半导体装置在外围区per的剖视图。

如图28a所示，在第三绝缘膜形成步骤s220中，在中间层间绝缘膜ild1c上形成上部层间绝缘膜ild1b。此外，如图28b所示，在第三绝缘膜形成步骤s220中，在中间层间绝缘膜ild3c上形成上部层间绝缘膜ild3b。举例而言，通过等离子cvd执行第三绝缘膜形成步骤s220。

配线步骤s22具有上部接触孔栓形成步骤s224和配线图案化步骤s223。这意味着配线步骤s22与第三实施方式的半导体装置的制造方法中的配线步骤相似。

下面将描述第四实施方式的半导体装置的优势。

因为在第一导电膜fcl和配线wl1之间形成源-漏电容，第四实施方式的半导体装置能较小地受噪声影响。

此外，在第四实施方式的半导体装置中，第一导电膜fcl和接触孔栓cp1能够同时形成。这使得抑制在接触孔栓cp1的形成期间的未对准以及由在形成第一导电膜fcl时的残留物引起的接触孔栓cp1和第一导电膜fcl之间的短路成为可能。

【第五实施方式】

下面将描述第五实施方式的半导体装置的结构。这里，主要描述与第四实施方式的不同。图29a是第五实施方式的半导体装置在元件区er的剖视图。图29b是第五实施方式的半导体装置在外围区per的剖视图

第五实施方式的半导体装置具有半导体衬底sub。第五实施方式的半导体装置包括元件区er和外围区per。在元件区er，半导体衬底sub具有衬底区subr、漂移区dr、基区br和源区sr。在元件区er，半导体衬底sub可以具有基接触区bcr。

在外围区per，半导体衬底sub具有衬底区subr、漂移区dr和n型杂质区nr。在外围区per，半导体衬底sub可以具有基接触区bcr。

在元件区er，第五实施方式的半导体装置具有栅电极ge、配线wl1、配线wl3、层间绝缘膜ild1、接触孔栓cp1、过孔塞vp和第一导电膜fcl。在外围区per，第五实施方式的半导体装置具有层间绝缘膜ild3、接触孔栓cp2和配线wl2。这意味着在上述方面，第五实施方式的半导体装置与第四实施方式的半导体装置是相似的。

但是，如图29a所示，第五实施方式的半导体装置与第四实施方式的半导体装置的不同在于前者具有第二导电膜scl。

所述第二导电膜scl在中间层间绝缘膜ild1c内。这意味着第一导电膜fcl和第二导电膜scl在相同的层。第二绝缘膜scl在两个第一导电膜fcl之间。因此，第二导电膜scl与第一导电膜fcl相对并与第一导电膜fcl绝缘。

接触孔栓cp1具有下部接触孔栓cp1a和上部接触孔栓cp1b。下部接触孔栓cp1a在下部层间绝缘膜ild1a内。上部接触孔栓cp1b在上部层间绝缘膜ild1b内。第二导电膜scl位于下部接触孔栓cp1a和上部接触孔栓cp1b之间。因此第二导电膜scl与源区sr电连接。第二导电膜scl由与第一导电膜fcl相同的材料制成。第一导电膜fcl和第二导电膜scl由与接触孔栓cp1相同的材料制成。

下面将描述第五实施方式的半导体装置的一种制造方法。

第五实施方式的半导体装置的所述制造方法包括前端步骤s1和后端步骤s2。第五实施方式的半导体装置的制造方法的前端步骤s1与第一实施方式的半导体装置的制造方法的相似。

后端步骤s2包括导电膜形成步骤s21和配线步骤s22。导电膜形成步骤s21具有第一绝缘膜形成步骤s211、下部接触孔栓形成步骤s216、导电膜同时形成步骤s217、第二绝缘膜形成步骤s213和第三绝缘膜形成步骤s220。第一绝缘膜形成步骤s211与第一实施方式的半导体装置的制造方法中的相似。下部接触孔栓形成步骤s216与第三实施方式的半导体装置的制造方法中的相似。第三绝缘膜形成步骤s220与第四实施方式的半导体装置的制造方法中的相似。

第五实施方式的半导体装置的制造方法中的导电膜同时形成步骤s217与第三实施方式的半导体装置的制造方法中的该步骤，在第一导电膜fcl和第二导电膜scl同时形成于相同平面并使用相同材料方面是相同的，但是，在其它方面是不同的。

在第二绝缘膜形成步骤s213之后，但是在第三绝缘膜形成步骤s220之前，执行第五实施方式的半导体装置的制造方法中的导电膜同时形成步骤s217。

图30a是在导电膜同时形成步骤s217期间第五实施方式的半导体装置在元件区er的剖视图。图30b是在导电膜同时形成步骤s217期间第五实施方式的半导体装置在外围区per的剖视图。

如图30a所示，在导电膜同时形成步骤s217中，在中间层间绝缘膜ild1c内形成沟槽tr3和沟槽tr4。沟槽tr4位于下部接触孔栓cp1a上。在两个相邻的沟槽tr4之间形成沟槽tr3。此外，在沟槽tr3内形成第一导电膜fcl并在沟槽tr4内形成第二导电膜scl。

如图30b所示，在导电膜同时形成步骤s217中，在层间绝缘膜ild3c内形成中间接触孔ch2c。在中间接触孔ch2c内形成中间接触孔栓cp2c。

通过各向异性蚀刻，例如rie，执行沟槽tr3、沟槽tr4以及中间接触孔ch2c的形成。举例而言，通过cvd形成钨膜并通过cmp将钨膜突出沟槽tr3、沟槽tr4以及中间接触孔ch2c的部分去除，来执行第一导电膜fcl、第二导电膜scl以及中间接触孔栓cp2c的形成。由此，同时形成第一导电膜fcl、第二导电膜scl和中间接触孔栓cp2c。

下面将描述第五实施方式的半导体装置的优势。

在第五实施方式的半导体装置中，源-漏电容不仅形成在第一导电膜fcl和配线wl1之间，而且形成在第一导电膜fcl和第二导电膜scl之间。因此，第五实施方式的半导体装置受噪声的影响很小。

在第五实施方式的半导体装置中，第一导电膜fcl和第二导电膜scl由相同材料制成并且位于具有相同材料的相同的层。由此能通过一步形成第一导电膜fcl和第二导电膜scl，所以能够以良好的精度控制由此形成的第一导电膜fcl和第二导电膜scl之间的距离。这意味着能够在以良好的精度控制第一导电膜fcl和第二导电膜scl之间的附加电容c1的电容值的同时制造第五实施方式的半导体装置。此外，能够抑制由于在形成第一导电膜fcl时的残留物引起的接触孔栓cp1和第一导电膜fcl之间的短路。

上文描述的实施方式仅为示例，不应当被理解为对本发明的限制。本发明的范围通过权利要求而不是上述实施方式表示。与所述权利要求等同的手段以及在所述权利要求内的任何改变，均被包括在本发明的范围内。