半导体封装的制作方法

本发明实施例涉及一种半导体封装。

背景技术

正在对用于晶片级封装的三维集成技术进行开发，以满足高密度集成封装对尺寸减小、高性能内连线、及异构集成(heterogeneousintegration)的需求。

技术实现要素：

根据本发明的实施例，半导体封装包括芯片、模制化合物、及介电层。所述芯片上具有连接件。所述模制化合物包封所述芯片，其中所述模制化合物的表面实质上低于所述芯片的有源表面。所述介电层设置在所述芯片及所述模制化合物之上，其中所述介电层具有平的表面，且所述介电层的材料不同于所述模制化合物的材料。

附图说明

结合附图阅读以下详细说明，会最佳地理解本发明的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1a到图1i是根据本发明一些示例性实施例在半导体封装的制造方法中的各种阶段的示意性剖视图。

图2是说明根据本发明一些示例性实施例的半导体封装的示意性剖视图。

图3a到图3h是根据本发明一些示例性实施例在半导体封装的制造方法中的各种阶段的示意性剖视图。

图4是说明根据本发明一些示例性实施例的半导体封装的示意性剖视图。

图5是说明根据本发明一些示例性实施例的半导体封装的示意性剖视图。

图6是说明根据本发明一些示例性实施例的半导体封装的示意性剖视图。

图7a到图7f是根据本发明一些示例性实施例在半导体封装的制造方法中的各种阶段的示意性剖视图。

具体实施方式

以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及构造的具体实例以简化本发明。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有额外特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(些)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

另外，为易于说明，本文中可使用例如“第一”、“第二”、“第三”、“第四”等用语来阐述图中所说明的相似或不同的元件或特征，且可依据存在的次序或说明的上下文而互换地使用。

图1a到图1i是根据一些示例性实施例在半导体封装的制造方法中的各种阶段的示意性剖视图。在示例性实施例中，所述半导体制造方法是封装工艺的一部分。在一些实施例中，示出两个芯片或管芯来表示晶片的多个芯片或管芯，且示出一个或多个封装10来表示在所述半导体制造方法之后获得的多个半导体封装。

参照图1a，在一些实施例中，提供上面涂布有缓冲层104的载体102，载体102可为玻璃载体或任何适用于为半导体封装的制造方法承载半导体晶片或重构晶片(reconstitutedwafer)的载体。在一些实施例中，缓冲层104包括剥离层，且所述剥离层的材料可为任何适用于将载体102与设置在载体102上的上方层或晶片接合及剥离的材料。在一些实施例中，缓冲层104例如包括光/热转换(light-to-heatconversion，“lthc”)层，且此种层允许通过施加激光辐照来在室温下从载体进行剥离。参照图1a，在一些实施例中，缓冲层104包括由介电材料制成的介电层，所述介电材料包括苯环丁烷(benzocyclobutene，“bcb”)、聚苯并恶唑(polybenzooxazole，“pbo”)、或任何其他适合的聚合物系介电材料。在某些实施例中，在缓冲层104上形成晶种层106。在一些实施例中，晶种层106包括通过溅镀或沉积而形成的一个或多个金属层。

参照图1b，在一些实施例中，在载体102之上的缓冲层104上形成层间通孔(throughinterlayervia；“tiv”)120。在一些实施例中，层间通孔120是集成扇出型(integratedfan-out，“info”)通孔。在一些实施例中，各层间通孔120可具有不同的高度。在一些实施例中，形成层间通孔120包括：在晶种层106上形成具有局部地暴露出晶种层106的开口的掩模图案(图中未示出)，接着通过电镀或沉积来形成填满所述开口的金属材料(图中未示出)，并移除所述掩模图案以在晶种层106上形成层间通孔120。使用层间通孔120作为掩模来将晶种层106局部地移除或图案化，以使位于层间通孔120与缓冲层104之间的晶种层106得以保留。晶种层106的材料依据稍后形成的层间通孔的材料而变化。在某些实施例中，晶种层106(图1a中)是通过在载体102上的缓冲层104之上循序地溅镀出钛层及铜晶种层(图中未示出)来形成，而层间通孔120是随后通过电镀出金属材料(例如铜或铜合金)以填充掩模图案的开口来形成。在一些实施例中，铜晶种层与缓冲层104之间形成有钛层。然而，应了解，本发明的范围并非仅限于以上所公开的材料及说明。

参照图1c，提供第一芯片130，并将其设置在载体102上暴露出的缓冲层104上。在示例性实施例中，第一芯片130可包括相同类型的芯片或不同类型的芯片，且可为数字芯片、模拟芯片、或混合信号芯片，例如专用集成电路(application-specificintegratedcircuit，“asic”)芯片、传感器芯片、无线与射频芯片、存储器芯片、逻辑芯片、或电压调节器芯片。在一些实施例中，第一芯片130包括位于有源表面130a上的焊盘132、及位于焊盘132上的金属柱134。在一些实施例中，可在金属柱134与层间通孔120之间形成高度差。在示例性实施例中，焊盘132是铝接触焊盘。在一个实施例中，金属柱134是从有源表面130a到金属柱134自身的顶表面测量具有例如介于从约20微米到约25微米范围内的高度的铜柱或铜合金柱。在某些实施例中，如图1c中所示，可进一步包括焊料136，且焊料136设置在金属柱134的顶部上，其中焊盘132、金属柱134、及焊料136被共同地称为连接件。在某些实施例中，将第一芯片130的背侧贴合到载体102，且为更好地进行贴合，可在第一芯片130的背侧与缓冲层104之间设置管芯贴合膜110。在一些实施例中，在将第一芯片130放置在载体102上之前，位于第一芯片130上的金属柱134以及焊料136是不被覆盖的(即，未被模制或包封的裸露管芯)，且将管芯贴合膜110贴合到第一芯片130的背侧。在一些实施例中，将第一芯片130放置在载体102之上并排列在层间通孔120旁边(在由层间通孔环绕的区域内)。在一些实施例中，如图1c中所示，虚线表示在后续切割工艺中整个封装100的切割线，并且层间通孔120中的某些层间通孔120被排列成靠近切割线但不位于切割线上且排列在第一芯片130旁边或周围。

参照图1d，在载体102之上形成模制化合物160，且位于缓冲层104上的第一芯片130、以及位于载体102之上第一芯片130旁边的层间通孔120的一部分被包封在模制化合物160中。模制化合物160的顶表面160a实质上低于第一芯片130的有源表面130a。在一些实施例中，模制化合物160覆盖缓冲层104且填充在第一芯片130与层间通孔120之间。在示例性实施例中，模制化合物160是通过以下方式来形成：使用内表面贴合有释放膜(图中未示出)的模具(moldchase)(图中未示出)来覆盖第一芯片130的有源表面130a及层间通孔120的顶部部分，但使第一芯片130的横向侧及层间通孔120的底部部分暴露出。即，模制化合物160的顶表面160a低于第一芯片130的有源表面130a、低于层间通孔120的顶表面120a、低于焊料136、且低于金属柱134。在一个实施例中，模制化合物160的顶表面160a因来自释放膜的压力而具有碟状凹陷。在一个实施例中，模制化合物160与第一芯片130之间的高度差h1(即，相对于载体102来说的距离)(即，顶表面160a与有源表面130a之间的高度差)介于从约1微米到约20微米的范围内。如图1d中所示，模制化合物160未覆盖金属柱134及焊料136，且金属柱134、焊料136、及层间通孔120的顶部部分相对于模制化合物160暴露出。即，金属柱134(及焊料136)、以及层间通孔120的顶部部分相对于模制化合物160的顶表面160a突出。在一个实施例中，模制化合物160的材料包括至少一种类型的含填料树脂，且所述树脂可为环氧树脂、酚醛树脂、或含硅树脂。在示例性实施例中，所述填料由非熔化无机材料制成，且所述填料包括粒子，可为平均粒径介于从约3微米到约20微米、从约10微米到约20微米的范围内、或者介于从约15微米到约20微米的范围内的金属氧化物粒子、二氧化硅粒子、或硅酸盐粒子。已固化模制化合物的表面粗糙度或表面平坦度依据在模制化合物材料中添加了细填料粒子还是粗填料粒子而变化。如果对模制化合物执行平面化工艺，则可能会因移除填料而在模制化合物中形成一些凹坑，从而造成相对大的表面粗糙度、或甚至不平整度及可能的连接故障。

参照图1e，在模制化合物160上形成介电层170。介电层170的材料不同于模制化合物160的材料，且介电层170不含填料。如图1e中所示，介电层170形成在模制化合物160、第一芯片130的有源表面130a、及层间通孔120的相对于模制化合物160暴露出的顶部部分之上，使得整体的层间通孔120、第一芯片130、以及位于第一芯片130上的金属柱134及焊料136共同地被模制化合物160及介电层170包封。在一些实施例中，层间通孔120的顶部部分以及金属柱134(及焊料136)被介电层170包封。在一些实施例中，介电层170的厚度(或高度h2)(从模制化合物160的顶表面160a到介电层170的顶表面170a测量)例如介于从约10微米到约15微米的范围内。即，相对于载体102来说，介电层170的顶表面170a高于层间通孔120的顶表面120a以及焊料136且高于金属柱134及第一芯片130的顶表面。在示例性实施例中，介电层170的材料包括无填料的聚合材料，且所述聚合材料选自低温可固化聚酰亚胺(polyimide，pi)材料、高温可固化聚酰亚胺(pi)材料、感光性干膜材料或非感光性干膜材料、环氧树脂、苯环丁烷、聚苯并恶唑、或任何其他适合的介电材料。由于介电层170的材料不含填料且具有更好的可流动性，因而介电层170可在下伏元件及模制化合物160之上提供更好的覆盖与填充能力，从而为模制化合物160与介电层170的复合结构得到更好的表面平坦度以及结构完整性与强度。

参照图1f，在一些实施例中，对介电层170执行平面化工艺，以使介电层170的某些部分及层间通孔120的某些部分随着焊料136的移除而被一起移除，且使第一芯片130的金属柱134相对于介电层170暴露出。作为另一选择，在一个实施例中，金属柱134的某些部分也可被移除。在某些实施例中，在平面化之后，介电层170具有平的顶表面170b，并且金属柱134、层间通孔120及介电层170变得平坦且实质上齐整(即，金属柱134的顶表面134a及层间通孔120的顶表面120b与介电层170的经抛光顶表面170b实质上共面且齐平)。在一些实施例中，用于将介电层170及层间通孔120平面化的平面化工艺包括飞切(flycut)工艺、研磨工艺、或化学机械抛光(chemicalmechanicalpolishing，“cmp”)工艺。在一些实施例中，平的介电层170的厚度(或高度h3)(从模制化合物160的顶表面160a到介电层170的平的顶表面170b测量)例如介于从约5微米到约10微米的范围内。金属柱134及层间通孔120相对于平的介电层170的顶表面170b暴露出以进一步进行连接。平的介电层170与模制化合物160构成复合模制化合物。

参照图1g，在一些实施例中，在介电层170上、在第一芯片130的金属柱134之上、以及在层间通孔120上形成重布线层180。在一些实施例中，重布线层180电连接到层间通孔120及电连接到第一芯片130的金属柱134。形成重布线层180包括循序地交替形成一个或多个介电层以及一个或多个金属化层。在某些实施例中，所述金属化层可夹置在所述介电层之间，但重布线层180的至少底部金属化层182物理连接到第一芯片130的金属柱134及物理连接到层间通孔120。在一些实施例中，所述金属化层的材料包括铝、钛、铜、镍、钨、银、及/或其合金。在一些实施例中，所述介电层的材料包括聚酰亚胺、苯环丁烷、或聚苯并恶唑。在一些实施例中，重布线层180是电连接到第一芯片130的前侧重布线层且电连接到层间通孔120。在某些实施例中，由于模制化合物160与介电层170的复合结构提供更好的平面化及平整度，因而可在平坦且齐整的介电层170之上以均匀线宽度或平整轮廓来形成所述稍后形成的重布线层180、尤其是具有细线宽度或紧密间距的金属化层，从而得到提高的线/布线可靠性。

参照图1g，在一些实施例中，在重布线层180上设置导电元件200，并将导电元件200电连接到重布线层180。在一些实施例中，在设置导电元件200之前，可施加助焊剂，以使导电元件200更好地固定到重布线层的顶部金属化层(图中未示出)，且所述顶部金属化层可充当为导电元件200的接触焊盘。在一些实施例中，导电元件200例如是放置在重布线层180上的焊料球或球栅阵列(ballgridarray；“bga”)球，且位于导电元件200之下的顶部金属化层充当球焊盘。在一些实施例中，导电元件200中的某些导电元件200经由重布线层180电连接到第一芯片130，且导电元件200中的某些导电元件200电连接到层间通孔120。

参照图1g及图1h，在一些实施例中，将整个封装100从载体102剥离。在一些实施例中，在从载体102剥离之后，通过蚀刻工艺或清洗工艺来移除保留在整个封装100上的缓冲层104。视需要，在稍后的工艺中，将在第一芯片130的背侧处以及在模制化合物160的底表面160b之上形成另一重布线层(图中未示出)。作为另一选择，在一个实施例中，可保留缓冲层104。

参照图1h，在一些实施例中，将整个封装100倒置并设置在载体膜300上。随后，在某些实施例中，执行切分(dicing)工艺，以沿切割线(虚线)将整个封装结构切割(至少切穿模制化合物160、介电层170、及重布线层180)成个别且分离的半导体封装10，如图1i中所示。在一个实施例中，所述切分工艺是包括机械刀片锯切或激光切割的晶片切分工艺。

参照图1i，由于封装结构被倒置，因而顶表面可变为底表面，且相对位置关系(例如上方、下面、更高、或更低)可变为上述封装结构的对立面，但对于个别半导体封装10，相同的表面、共同的表面或界面将以相同的参考编号来标记。举例来说，如图1g中所示，在循序堆叠模制化合物160、介电层170、及重布线层180的方向上，模制化合物160的顶表面160a实质上低于第一芯片130的有源表面130a。然而，如图1i中所示，在循序堆叠重布线层180、介电层170、及模制化合物160的方向上，模制化合物160的顶表面160a实质上高于第一芯片130的有源表面130a。在一些实施例中，半导体封装10包括第一芯片130、层间通孔120、模制化合物160、及介电层170。第一芯片130上具有例如焊盘132及金属柱134等连接件。层间通孔120设置在第一芯片130旁边。模制化合物160至少包封第一芯片130及层间通孔120，其中模制化合物160的顶表面160a实质上低于第一芯片130的有源表面130a及层间通孔120的顶表面120b。介电层170设置在第一芯片130及模制化合物160之上，其中介电层170的顶表面170b与层间通孔120的顶表面120b共面。介电层170的材料不同于模制化合物160的材料。

在示例性实施例中，上述制造方法是封装工艺的一部分，且在晶片切分工艺之后会获得多个半导体封装10。在封装工艺期间，可进一步将半导体封装结构10与额外的封装、芯片/管芯、或其他电子装置安装在一起。

图2是说明根据一些示例性实施例的半导体封装的示意性剖视图。在图2中，阐述与图1i所示结构相似但晶种层被省略的半导体封装10。

图3a到图3h是根据本发明一些示例性实施例在半导体封装的制造方法中的各种阶段的示意性剖视图。图3a到图3h所示方法与图1a到图1i所示方法之间的差异在于连接件的结构。以下详细说明所述差异，且本文中不再对相似性予以赘述。

参照图3a，在载体102之上的缓冲层104上形成层间通孔120。接着，提供第一芯片130，并将其设置在载体102之上的缓冲层104上，且层间通孔120设置在第一芯片130旁边。在一些实施例中，第一芯片130包括位于有源表面130a上的焊盘132，且焊盘132的顶表面132a低于层间通孔120的顶表面120a。在示例性实施例中，焊盘132是铝接触焊盘。

参照图3b，在载体102之上形成模制化合物160，且位于缓冲层104上的第一芯片130、以及位于载体102之上第一芯片130旁边的层间通孔120的一部分被包封在模制化合物160中。在一些实施例中，模制化合物160覆盖缓冲层104且填充在第一芯片130与层间通孔120之间，并且模制化合物160的顶表面160a实质上低于第一芯片130的有源表面130a。即，模制化合物160的顶表面160a低于焊盘132的顶表面132a，且焊盘132的顶表面132a被暴露出。

参照图3c，在一些实施例中，在模制化合物160上形成介电层170。如图3c中所示，介电层170形成在模制化合物160、第一芯片130的有源表面130a、及层间通孔120的顶部部分之上。因此，第一芯片130的焊盘132及层间通孔120的顶部部分被介电层170包封。即，介电层170的顶表面高于层间通孔120的顶表面120a及焊盘132的顶表面132a。

参照图3d，在一些实施例中，对介电层170执行平面化工艺，以使介电层170的某些部分及层间通孔120的某些部分被移除。在平面化工艺之后，焊盘132的顶表面132a被介电层170覆盖，并且层间通孔120及介电层170变得平坦且实质上齐整(即，层间通孔120的顶表面120b与介电层170的经抛光顶表面170b实质上共面及齐平)。

参照图3e，在一些实施例中，在介电层170中形成开口172，以暴露出第一芯片130的焊盘132的一部分。在一些实施例中，形成开口172包括：在介电层170上形成具有局部地暴露出介电层170的开口的掩模图案(图中未示出)，接着移除介电层170的被掩模图案暴露出的一部分，并移除所述掩模图案以在介电层170中形成开口172。

参照图3f，在一些实施例中，在介电层170上、在第一芯片130的焊盘132之上、及在层间通孔120上形成重布线层180。在一些实施例中，重布线层180电连接到层间通孔120及电连接到第一芯片130的焊盘132。在某些实施例中，金属化层可夹置在介电层之间，但重布线层180的至少底部金属化层182物理连接到第一芯片130的焊盘132及物理连接到层间通孔120。在一些实施例中，底部金属化层182的一部分形成在开口172中以电连接到焊盘132。

参照图3f，在一些实施例中，在重布线层180上设置导电元件200，并将导电元件200电连接到重布线层180。

参照图3f及图3g，在一些实施例中，将整个封装100从载体102剥离，以将第一芯片130与载体102分离。参照图3g，在一些实施例中，将整个封装100倒置并设置在载体膜300上。随后，在一些实施例中，执行切分工艺，以沿切割线(虚线)将整个封装结构切割成个别且分离的半导体封装10，如图3h中所示。

参照图3h，由于封装结构被倒置，因而顶表面可变为底表面，且相对位置关系(例如上方、下面、更高、或更低)可变为上述封装结构的对立面，但对于个别半导体封装10，相同的表面、共同的表面或界面将以相同的参考编号来标记。

图4是说明根据一些示例性实施例的半导体封装的示意性剖视图。在图4中，阐述与图1i所示结构相似但层间通孔被省略的半导体封装10。另外，图4所示半导体封装的制造方法与图1i所示半导体封装的制造方法(如图1a到图1i中所示)之间的差异在于省略了层间通孔的形成。在半导体封装10中，模制化合物160的顶表面160a低于第一芯片130的有源表面130a，且在模制化合物160之上形成介电层170以包封第一芯片130的金属柱134。另外，金属柱134的顶表面134a与介电层170的经抛光顶表面170b实质上共面且齐平。

图5是说明根据一些示例性实施例的半导体封装的示意性剖视图。在图5中，阐述与图3h所示结构相似但层间通孔被省略的半导体封装10。另外，图5所示半导体封装的制造方法与图3h所示半导体封装的制造方法(如图3a到图3h中所示)之间的差异在于省略了层间通孔的形成。在半导体封装10中，模制化合物160的顶表面160a低于第一芯片130的有源表面130a，且在模制化合物160之上设置介电层170以包封第一芯片130的焊盘132。另外，介电层170包括开口172以暴露出第一芯片130的焊盘132的某些部分。

在图6中，在示例性实施例中，提供半导体封装10，且半导体封装10与在图1i中所见到的封装10相似，且可在进行前面所述的如图1a到图1i所示制造工艺之后制成。与上述元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再重复相同元件的某些细节或说明。参照图6，在一些实施例中，提供至少一个半导体子封装50，并将其设置在半导体封装10上。在示例性实施例中，子封装50包括第二芯片502、堆叠在第二芯片502上的第三芯片504、与第二芯片502及第三芯片504电连接的至少一个重布线层510、以及设置在重布线层510上的连接件520。在一些实施例中，半导体子封装50经由连接件520与半导体封装10连接。在一些实施例中，芯片502、504中的至少一者经由重布线层510、连接件520、层间通孔120、及重布线层180与第一芯片130及/或导电元件200电连接。在一些实施例中，半导体子封装50与半导体封装10之间填充有底部填充材料400。

图7a到图7f是根据本发明一些示例性实施例在半导体封装的制造方法中的各种阶段的示意性剖视图。参照图7a，在一些实施例中，在载体102上形成第一芯片130及层间通孔120。在一些实施例中，第一芯片130包括焊盘132、金属柱134、焊料(图中未示出)、及介电层138，所述焊料设置在金属柱134上，且金属柱134及所述焊料设置在介电层138中。介电层138的材料例如包括聚合物，且所述聚合物包括聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯环丁烷(bcb)、其组合等。层间通孔120设置在第一芯片130旁边。

接着，在载体102之上形成模制化合物160，且第一芯片130及第一芯片130旁边的层间通孔120被模制在模制化合物160中。在一些实施例中，模制化合物160覆盖介电层138的顶表面及层间通孔120的顶表面。

此后，对模制化合物160执行平面化工艺，以暴露出第一芯片130的金属柱134及暴露出层间通孔120。在所述平面化工艺中，模制化合物160、介电层138、焊料、及层间通孔120的某些部分被移除。因此，模制化合物160的顶表面高于第一芯片130的有源表面130a，且模制化合物160的顶表面、介电层138的顶表面、层间通孔120的顶表面、及金属柱134的顶表面变得平坦且实质上齐整。在一些实施例中，可能会因所述平面化工艺移除模制化合物160中的填料而在模制化合物160的顶表面中形成凹坑162。在一些实施例中，模制化合物160中的填料可附着到磨轮(grindingwheel)上，且因此，在通过磨轮进行研磨时，可能会在介电层138的顶表面中形成刮痕(scratch)。因此，也可能会在介电层138的顶表面中形成凹坑162。然而，在替代实施例中，介电层138可具有平的顶表面而无凹坑。

参照图7b，在模制化合物160及第一芯片130上形成介电层170。在一些实施例中，介电层170的材料包括无填料的聚合材料，且所述聚合材料选自低温可固化聚酰亚胺(pi)材料、高温可固化聚酰亚胺(pi)材料、感光性干膜材料或非感光性干膜材料、环氧树脂、苯环丁烷、聚苯并恶唑、或任何其他适合的介电材料。介电层170是与模制化合物160保形地形成且填充在模制化合物160中形成的凹坑162。在一些实施例中，介电层170中形成有凹坑174。

参照图7c，在一些实施例中，对介电层170执行平面化工艺，以使介电层170被局部地移除。在平面化工艺之后，介电层170的顶表面是平坦的。

参照图7d，在一些实施例中，在介电层170中形成开口172，以暴露出第一芯片130的金属柱134的一部分及层间通孔120的一部分。接着，在介电层170上、在第一芯片130的金属柱134之上、及在层间通孔120上形成重布线层180。此后，在重布线层180上设置导电元件200，并将导电元件200电连接到重布线层180。

参照图7d及图7e，在一些实施例中，将整个封装100从载体102剥离，以将第一芯片130与载体102分离。在一些实施例中，半导体封装10包括第一芯片130、层间通孔120、模制化合物160、及介电层170。第一芯片130上具有例如焊盘132及金属柱134等连接件。层间通孔120设置在第一芯片130旁边。模制化合物160至少包封第一芯片130及层间通孔120，其中模制化合物160的顶表面160a与层间通孔120的顶表面、金属柱134的顶表面、及介电层138的顶表面实质上共面。介电层170设置在第一芯片130、模制化合物160、及层间通孔120之上。介电层170的材料不同于模制化合物160的材料。

参照图7e，在一些实施例中，将整个封装100倒置并设置在载体膜300上。随后，在某些实施例中，执行切分工艺，以沿切割线(虚线)将整个封装结构切割成个别且分离的半导体封装10，如图7f中所示。应注意，由于封装结构被倒置，因而顶表面可变为底表面，且相对位置关系(例如上方、下面、更高、或更低)可变为上述封装结构的对立面，但对于个别半导体封装10，相同的表面、共同的表面或界面将以相同的参考编号来标记。

也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(3d)封装或三维集成电路(3dic)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试焊盘，以容许对三维封装或三维集成电路进行测试、对探针及/或探针卡(probecard)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯进行中间验证的测试方法而使用，以提高良率并降低成本。

在一些实施例中，模制化合物被形成为使其顶表面低于芯片的有源表面，即，模制化合物并非是通过包覆模制(over-molding)技术来形成。因此，不需要对模制化合物进行平面化工艺，且因对包含填料的模制化合物执行平面化工艺而引起的凹坑问题得以防止。此外，在模制化合物之上形成介电层并将所述介电层平面化，以提供更好的平的表面，以有益于在所述介电层上稍后形成的金属线或布线、尤其有益于具有细的宽度/间隔的金属线。另外，对所述介电层执行的平面化工艺也会将芯片的连接件(例如金属柱)以及芯片旁边的层间通孔平面化，并且芯片的连接件与层间通孔之间的高度差得以消除，且焊料移除工艺能够得以省略。此外，所述介电层为芯片的连接件提供绝缘，且因此，芯片的连接件不需要钝化层。在一些实施例中，会因平面化工艺而在模制化合物中形成凹坑，但所述凹坑可由在所述模制化合物上形成的介电层填充。另外，通过平面化工艺，所述介电层具有平坦表面，以有益于在所述介电层上稍后形成的金属线或布线。换句话说，形成模制化合物及覆盖所述模制化合物的介电层会在材料选择方面提供灵活性、为所述模制化合物提供更大的工艺窗口、并且为具有细的宽度/间隔的重布线层提供提高的可靠性、且为制造方法提供简单性。因此，可降低半导体封装的成本，且可提高半导体封装的性能。

根据一些实施例，一种半导体封装包括芯片、模制化合物、及介电层。所述芯片上具有连接件。所述模制化合物包封所述芯片，其中所述模制化合物的表面实质上低于所述芯片的有源表面。所述介电层设置在所述芯片及所述模制化合物之上，其中所述介电层具有平的表面，且所述介电层的材料不同于所述模制化合物的材料。

根据一些实施例，进一步包括重布线层，所述重布线层设置在所述介电层之上且电连接到所述连接件。

根据一些实施例，所述连接件包括焊盘及设置在所述焊盘上的金属柱，且所述介电层的所述表面与所述金属柱的表面实质上共面。

根据一些实施例，所述连接件包括焊盘，且所述介电层包括用于暴露出所述焊盘的开口。

根据一些实施例，所述模制化合物包含填料。

根据一些实施例，所述介电层包含不含填料的材料。

根据一些实施例，所述模制化合物的所述表面具有碟状凹陷。

根据一些实施例，一种半导体封装包括芯片、层间通孔、模制化合物、及介电层。所述芯片上具有连接件。所述层间通孔设置在所述芯片旁边。所述模制化合物至少包封所述芯片及所述层间通孔，其中所述模制化合物的表面实质上低于所述芯片的有源表面及所述层间通孔的表面。所述介电层设置在所述芯片及所述模制化合物之上，其中所述介电层的表面与所述层间通孔的所述表面共面，且所述介电层的材料不同于所述模制化合物的材料。

根据一些实施例，所述连接件包括焊盘及设置在所述焊盘上的金属柱，且所述金属柱的表面与所述层间通孔的所述表面实质上共面。

根据一些实施例，所述连接件包括焊盘，且所述介电层包括用于暴露出所述焊盘的开口。

根据一些实施例，所述介电层具有平的所述表面。

根据一些实施例，所述介电层包含不含填料的材料。

根据一些实施例，所述模制化合物的所述表面具有碟状凹陷。

根据一些实施例，提供一种用于半导体封装的制造方法。形成模制化合物来包封芯片，其中所述芯片上形成有连接件。形成介电层来覆盖所述芯片及所述模制化合物。对所述介电层执行平面化工艺，以移除所述介电层的一部分。

根据一些实施例，所述连接件包括焊盘，且所述方法进一步包括在所述介电层中形成开口以暴露出所述焊盘。

根据一些实施例，所述连接件包括焊盘、位于所述焊盘之上的金属柱、及位于所述金属柱之上的焊料，且所述平面化工艺进一步移除所述焊料以使所述金属柱的表面与所述介电层的表面共面。

根据一些实施例，在形成所述模制化合物之前，进一步包括在所述芯片旁边形成层间通孔，其中所述平面化工艺进一步移除所述层间通孔的一部分以使所述介电层的表面与所述层间通孔的表面共面。

根据一些实施例，在形成所述模制化合物之前，进一步包括在所述芯片旁边形成层间通孔，其中所述连接件包括焊盘、位于所述焊盘上的金属柱、及位于所述金属柱上的焊料，且所述平面化工艺进一步移除所述焊料及移除所述层间通孔的一部分以使所述介电层的表面、所述层间通孔的表面、及所述金属柱的表面共面。

根据一些实施例，在形成所述介电层之前，进一步包括对所述模制化合物执行平面化工艺。

根据一些实施例，进一步包括在所述介电层之上形成重布线层。

以上内容概述了若干实施例的特征以使所属领域中的技术人员可更好地理解本发明的各方面。所属领域中的技术人员应了解，他们可易于使用本发明作为基础来设计或修改其他工艺及结构以施行本文所介绍实施例的相同目的及/或实现本文所介绍实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本发明的精神及范围，且在不背离本发明的精神及范围的条件下，他们可对本文做出各种改变、替代、及变更。