薄膜晶体管基板及其制备方法与流程

本发明涉及一种薄膜晶体管基板以及薄膜晶体管基板的制备方法。

背景技术：

薄膜晶体管(thinfilmtransistor，tft)作为开关组件已被广泛应用于传感器、显示或触控等领域。薄膜晶体管基板通常具有基底及形成于该基底上的多个薄膜晶体管，薄膜晶体管一般包括通道层和形成在通道层上的互相分离源极、漏极，而减少通道层与源极、漏极之间的电阻，使得通道层与源极、漏极之间能够具有良好的电性连接，增进显示品质，为目前业界亟需解决的问题之一。

技术实现要素：

鉴于此，有必要提供一种性能较好的薄膜晶体管基板。

一种薄膜晶体管基板，其包括基板及形成于基板上的至少一个薄膜晶体管，每一个薄膜晶体管包括通道层、形成于通道层上间隔设置的源极和漏极；所述源极、所述漏极与所述通道层之间设置有欧姆接触层，

所述欧姆接触层和所述通道层的材质均为含锌的金属氧化物；

所述欧姆接触层的锌原子个数含量百分比高于65％，所述通道层的锌原子个数含量百分比低于35％。

一种薄膜晶体管基板的制备方法：

提供一基板；

在所述基板上依次形成通道层和欧姆接触层，所述欧姆接触层和所述通道层均包括含锌的金属氧化物；所述欧姆接触层的锌原子个数含量百分比高于65％，所述通道层的锌原子个数含量百分比低于35％；

在欧姆接触层上形成导电层；

部分蚀刻导电层与欧姆接触层形成贯穿所述导电层与所述欧姆接触层的沟槽，在欧姆接触层上形成间隔设置的源极和漏极。

相较于现有技术，本发明的薄膜晶体管基板的欧姆接触层和通道层均包括包含锌原子的金属氧化物，能够减小通道层与源、漏极之间的电阻，使得通道层与源、漏极之间能够具有良好的电性连接，增进显示品质。

附图说明

图1是本发明较佳实施例的薄膜晶体管基板的电路结构示意图。

图2是本发明较佳实施例的薄膜晶体管的局部平面结构示意图。

图3是图2沿iii-iii剖面线剖开的剖面结构示意图(第一实施例薄膜晶体管的剖面)。

图4是图3的iv部分通过电子显微镜获得的微观放大图。

图5是图3的v部分通过电子显微镜获得的微观放大图。

图6是图2沿vi-vi剖面线剖开的剖面结构示意图。

图7是本发明第二实施例的薄膜晶体管的剖面结构示意图。

图8～图11是本发明第一实施例提供的薄膜晶体管基板的制备方法的剖面示意图。

主要元件符号说明

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

附图中示出了本发明的实施例，本发明可以通过多种不同形式实现，而并不应解释为仅局限于这里所阐述的实施例。相反，提供这些实施例是为了使本发明更为全面和完整的公开，并使本领域的技术人员更充分地了解本发明的范围。为了清晰可见，在图中，层和区域的尺寸被放大了。

请一并参考图1和图2，图1是本发明较佳实施例的薄膜晶体管阵列基板的电路结构示意图，图2是本发明较佳实施例的薄膜晶体管的局部平面结构示意图。本发明较佳实施例的薄膜晶体管基板1，其包括多条栅极线111和多条数据线112相互交叉形成网状。所述栅极线111和数据线112定义矩阵排列的多个像素单元10。在本实施例中，薄膜晶体管基板1应用于一显示装置中(图未示)，但不限于此，在其他实施例中，薄膜晶体管基板1也可应用于指纹识别装置中。每个像素单元10包括至少一个tft元件100和至少一个像素电极120。每个tft元件100包括一个栅极102以及一对可相互切换功能的源极1061和漏极1062。像素电极120可与公共电极(图未示)配合用于驱动显示装置的液晶旋转(图未示)。像素电极120与tft元件100的源极1061或者漏极1062连接，在本实施例中，像素电极120与漏极1062连接。tft元件100作为开关，选择性地控制像素电极120的开与关，由此控制进入像素电极区域的电荷载体的流量(比如电子)。

栅极线111电性连接所述tft元件100的栅极102；数据线112与源极1061和漏极1062之一连接，在本实施例中，数据线112电性连接所述tft元件100的源极1061。请一并参考图3，图3是图2沿iii-iii剖面线剖开的剖面结构示意图(第一实施例薄膜晶体管的剖面)。薄膜晶体管基板1包括基底101。tft元件100形成于所述基底101上并包括依次形成于基底101上的所述栅极102、栅极绝缘层103、通道层104和欧姆接触层105，tft元件100还包括形成于欧姆接触层105上且间隔设置的所述源极1061和所述漏极1062。所述源极1061和漏极1062之间具有一沟槽108，所述沟槽108贯穿所述欧姆接触层105使所述通道层104露出。由沟槽108的开口端至沟槽108的槽底(或者通道层104)方向，所述沟槽108逐渐变细。在本实施例中，所述漏极1062沿欧姆接触层105和通道层104的远离沟槽108的一侧延伸覆盖到该栅极绝缘层103，并和通道层104直接接触。

请一并参考图2和图6，图6是图2沿iv-iv剖面线剖开的剖面结构示意图。如图6所示，在本实施例中，数据线112直接形成在栅极绝缘层103上，也就是说，数据线112并不形成在通道层104和欧姆接触层105上方。

所述基底101的材料为透明的玻璃、透明的石英或透明的塑料。在其他的实施例中，所述基底101的材料可为陶瓷或硅。进一步地，所述基底101的材料可以是柔性的。在一实施例中,所述基底101包括聚醚砜(pes)、聚萘二甲酸乙二酯(pen)、聚乙烯(pe)、聚酰亚胺(pi)、聚氯乙烯(pvc)、聚对苯二甲酸乙二醇酯(pet)中的一种或一种以上。

所述栅极102和栅极线111可由同一第一导电层蚀刻形成(图未示)，所述第一导电层的材料可选自铝(al)、银(ag)、金(au)、钴(co)、铬(cr)、铜(cu)、铟(in)、锰(mn)、钼(mo)、镍(ni)、钕(nd)、钯(pd)、铂(pt)、钛(ti)、钨(w)、和锌(zn)中的至少一种。在其他实施例中，所述第一导电层的材料可为透明导电材料，如选自氧化铟锡(ito)和氧化铝锌(azo)中的一种或一种以上。

所述源极1061和漏极1062与数据线112可由同一第二导电层106蚀刻形成，可选自铝(al)、银(ag)、金(au)、钴(co)、铬(cr)、铜(cu)、铟(in)、锰(mn)、钼(mo)、镍(镍)、钕(nd)、(pd)钯、铂(pt)、钛(ti)、钨(w)、和锌(zn)中的至少一种。在本实施例中，第二导电层106的材料为铜。栅极绝缘层103可以保护栅极102且能够避免栅极102与薄膜晶体管基板1的其他部分电连接造成短路。栅极绝缘层103可以选自氧化硅(siox),氮化硅(sinx)、氧氮化硅(sioxny)、氧化铝(alox)、氧化钇(y2o3)、氧化铪(hfox)、氧化锆(zrox)、氮化铝(aln)、铝氮氧化物(aino)、氧化钛(tiox)、钛酸钡(batio3)、和钛酸铅(pbtio3)等电绝缘材料中的至少一种。本实施例中，所述栅极绝缘层103可为单层结构，但不限于单层结构。在其他的实施中，所述栅极绝缘层103可为双层或双层以上的结构。

在本实施例中,所述通道层104的材质为含锌(zn)的金属氧化物半导体材料。所述含锌的金属氧化物半导体材料可以选择呈非晶状、晶体状、或多晶状材料中的一种。可选地,在其他实施例中,所述通道层104还可以包括铟(in)、锡(sn)、镓(ga)、铪(hf)中的至少一种的金属氧化物，如铟-镓-锌氧化物(igzo)、铟-锌-锡氧化物(izto)和铟-铝-锌氧化物(iazo)。

在本实施例中,所述通道层104为铟-镓-锌氧化物(igzo)。igzo既具有较高的薄膜均匀性和电子迁移率(比如，通过调节其化合物的比例，实现电子迁移率大于10cm2v-1s-1及低泄露电流)，应用范围广。igzo的高电子迁移率和低泄露的特点可以使其在装置中最小化并增加显示分辨率。

所述欧姆接触层105的材质为金属氧化物材料，优选地，所述欧姆接触层105为含锌的氧化物材料，比如铟-锌氧化物(izo)，镓-锌氧化物(gzo),氧化铝锌(azo)。在本实施例中，所述欧姆接触层105的材质为izo。相较于izo,igzo由于含有镓(ga),因此其阻抗大于izo,而izo相较于源极1061和漏极1062阻抗较小。由于欧姆接触层105的阻抗介于通道层104和源极1061、漏极1062之间，因此欧姆接触层105可降低源极1061和漏极1062与通道层104之间的接触阻抗，能够使源极1061和漏极1062与通道层104之间具有更高的电子迁移率，使载流子更容易地注入通道层104，使源极1061和漏极1062与通道层104之间的电流更大。

请一并参考图4和图5，图4是图3的iv部分通过电子显微镜获得的微观放大图，图5是图3的v部分通过电子显微镜获得的微观放大图。在本实施例中，欧姆接触层105与通道层104的材质均为金属氧化物，使得欧姆接触层105与通道层104可在同一道成膜工序中制作，而通道层104不必接触到空气，因此被欧姆接触层105覆盖的通道层104的表面区域不会结合有其他杂质而产生表面缺陷。所述欧姆接触层105与通道层104可在同一道成膜工序中制作，可减少欧姆接触层105与通道层104之间的表面缺陷，使欧姆接触层105与通道层104之间的阻抗变小。

由于铟的蚀刻速率明显比锌的蚀刻速率慢(例如采用相同的蚀刻液，如以一定比例的磷酸、硝酸和醋酸混合的蚀刻液)，铟和锌以一定比例组成可以使通道层104或欧姆接触层105的性能和加工性能均达到较佳。在本实施例中，所述通道层104的材质为igzo，所述通道层104的锌原子个数含量百分比低于35％，通道层104的铟原子的个数含量与锌原子的个数含量比(in:zn；r1)约为100％～200％。所述欧姆接触层105的材质为izo，所述欧姆接触层105的锌原子个数含量百分比高于65％，所述欧姆接触层105的铟原子的个数含量与锌原子的个数含量比(in:zn；r2)约为45％～70％。因此，采用同一蚀刻液进行蚀刻时，所述通道层104相对比所述欧姆接触层105较难蚀刻。

请参考图7，图7是本发明第二实施例的薄膜晶体管的剖面结构示意图。为了描述方便，本实施例中的元件符号沿用第一实施例的元件符号,本实施例中的元件与第一实施例的元件相同的结构或功能的描述不重复累述。

本实施例的薄膜晶体管与第一实施例的薄膜晶体的区别在于：在欧姆接触层105与源极1061、漏极1062之间还设置一阻挡层107。所述阻挡层107的材质包括钛(ti)、钼(mo)等金属。阻挡层107可以防止源极1061、漏极1062中的材料扩散至欧姆接触层105，影响tft元件100的性能。所述沟槽108同时贯穿阻挡层107。

请参考图8～图10，图8～图10是本发明第一实施例提供的薄膜晶体管基板的制备方法的剖面示意图。本发明还提供一种薄膜晶体管基板1的制备方法：

步骤一：请参考图8，提供一基底101，在该基底101上形成一第一导电层并图案化该第一导电层经形成栅极102；在栅极102上依次形成栅极绝缘层103、半导体层1041、金属氧化物层1051。半导体层1041与金属氧化物层1051的材质均为金属氧化物。

步骤二：请参见图9，同时部分蚀刻半导层1041与金属氧化物层1051，使栅极绝缘层103露出。蚀刻后的半导层1041形成为通道层104；蚀刻后的金属氧化物层1051形成为欧姆接触层105。由于用于形成欧姆接触层105的金属氧化物层1051的铟原子的个数含量与锌原子的个数含量比(r2，45％～70％)低于用于形成通道层104的半导层1041的铟原子的个数含量与锌原子的个数含量比(r1，100％～200％)，因此。蚀刻后的金属氧化物层1051和半导层1041可以形成呈一定角度倾斜的侧壁。

具体地，在部分蚀刻半导层1041与金属氧化物层1051，使栅极绝缘层103露出的时候，可以采用以一定比例的磷酸、硝酸和醋酸混合的蚀刻液，也可以采用草酸，但不限于此。

步骤三：请参考图10-11，在欧姆接触层105上形成一第二导电层106，再对所述第二导电层及欧姆接触层105进行部分蚀刻形成一沟槽108贯穿所述第二导电层及欧姆接触层105，直到暴露出部分通道层104。

所述第二导电层106经蚀刻后形成相互间隔的源极1061和漏极1062。在本实施例中，由于通道层104和欧姆接触层105是一同蚀刻形成的，因此在形成源极1061和漏极1062时，所述漏极1062会沿欧姆接触层105和通道层104的远离沟槽108的侧面延伸，并和通道层104直接接触。

所述蚀刻形成沟槽108的步骤具体包括：将一光致抗蚀层109覆盖在所述第二导电层的上方；之后，利用一掩膜(图未示)对光致抗蚀层109进行曝光显影，以形成图案化的光致抗蚀层109，蚀刻可以采用湿法蚀刻，也可以采用干蚀刻，可使用本领域习知的合适的蚀刻液，比如以另一一定比例磷酸、硝酸和醋酸混合的蚀刻液(该另一一定比例下的蚀刻液可以蚀刻第二导电层和欧姆接触层105，但基本不会蚀刻通道层104)，对所述第二导电层及欧姆接触层105进行部分蚀刻。所述蚀刻液将蚀刻第二导电层(金属材质)和欧姆接触层105(锌原子个数含量百分比高于65％的金属氧化物材质)。由于第二导电层(金属材质)的蚀刻速率高于欧姆接触层105(金属氧化物材质)，因此，在蚀刻所述第二导电层与欧姆接触层105时，可形成沿沟槽108远离基底101的方向指向靠近基底101的方向，尺寸逐渐变细的沟槽108。另外，由于通道层104的铟原子的个数含量与锌原子的个数含量比(100％～200％)较高(远高于欧姆接触层的铟原子的个数含量与锌原子的个数含量比)，因此，在蚀刻形成沟槽108的时候，蚀刻液基本不会蚀刻通道层104。可选地，所述掩膜为半色调网点掩膜(halftonemask)。

可以理解的，薄膜晶体管基板1的制备方法还包括形成像素电极、钝化层(图未示)等的步骤，以完成薄膜晶体管基板1的制备。

以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。