本发明涉及半导体存储装置。
背景技术：
近年来，提出了使存储器单元三维地集成而成的层叠型的半导体存储装置。在这样的层叠型的半导体存储装置中，在半导体基板上设有将电极膜和绝缘膜交替层叠而成的层叠体，并设有将层叠体贯穿的半导体柱。并且，在电极膜与半导体柱的每个交叉部分形成有存储器单元。在这样的层叠型的半导体存储装置中，高集成化和高成品率的兼顾成为课题。
技术实现要素：
实施方式提供能够实现高集成化和高成品率的兼顾的半导体存储装置。
实施方式的半导体存储装置具备基板、设在上述基板的第一方向侧且沿上述第一方向相互离开而排列的多个电极膜、在上述第一方向上延伸的多个半导体部件、设在各上述电极膜与各上述半导体部件之间的电荷蓄积部件、以及控制电路。上述控制电路将形成在上述电极膜与上述半导体部件的交叉部分的多个存储器单元分类为第一群及第二群，对于上述第一群的上述存储器单元，进行n值(n为2以上的整数)的数据的写入、读出及消除，对于上述第二群的上述存储器单元，进行m值(m为比n大的整数)的数据的写入、读出及消除。
附图说明
图1是表示实施方式的半导体存储装置的示意平面图。
图2是表示实施方式的半导体存储装置的存储器单元阵列的立体图。
图3是表示实施方式的半导体存储装置的存储器单元阵列的剖面图。
图4是表示实施方式的半导体存储装置的存储器单元的剖面图。
图5是表示实施方式的半导体存储装置的存储器单元的剖面图。
图6是表示实施方式的半导体存储装置的动作的图。
图7的(a)及(b)的横轴取存储器单元的阈值，纵轴取位数，是表示阈值分布的曲线图，图7的(a)表示8值动作，图7的(b)表示16值动作。
图8的横轴取字线的高度方向的位置，纵轴取存储器单元的可靠性不良概率，是表示与存储器单元的可靠性有关的位置的影响的曲线图。
图9的横轴取时间，纵轴取各信号的值，是表示实施方式的半导体存储装置的动作的时序图。
具体实施方式
以下，对实施方式进行说明。
图1是表示本实施方式的半导体存储装置的示意平面图。
图2是表示本实施方式的半导体存储装置的存储器单元阵列的立体图。
图3是表示本实施方式的半导体存储装置的存储器单元阵列的剖面图。
图4及图5是表示本实施方式的半导体存储装置的存储器单元的剖面图。
另外，各图是示意性的图，适宜地夸张描绘及省略描绘。例如，将各构成要素描绘成比实际少且大。此外，在附图之间，构成要素的数量及尺寸比等不一定一致。
本实施方式的半导体存储装置是层叠型的nand闪存。
如图1所示，本实施方式的半导体存储装置1(以下也简称“装置1”)中，设有硅基板10。硅基板10例如由硅的单晶形成。在硅基板10的上层部分以及上方，设有存储器单元阵列ma、控制电路cc、存储部mu。如后述那样，存储器单元阵列ma被分割为多个块blk，在各块blk中，多个存储器单元mc(参照图3)三维地排列。控制电路cc与外部之间进行数据的输入输出，并且对存储器单元mc进行数据的写入、读出及消除。存储部mu存储用于管理存储器单元mc的信息，例如由仅能写入1次的rom－fuse构成。
如图2所示，在存储器单元阵列ma中，在硅基板10上设有氧化硅膜11。以下，在本说明书中，为了说明的方便，采用xyz正交坐标系。将与硅基板10的上表面10a平行、且相互正交的2方向设为“x方向”及“y方向”，将与硅基板10的上表面10a垂直的方向设为“z方向”。此外，z方向之中，将从硅基板10朝向氧化硅膜11的方向也称作“上”，将其反方向也称作“下”，但该表述是为了方便而采用的，与重力的方向无关。
此外，本说明书中，所谓“氧化硅膜”，是指以氧化硅(sio)为主成分的膜，包含硅(si)及氧(o)。对于其他构成要素也同样，在构成要素的名称中含有材料名的情况下，该构成要素的主成分是该材料。此外，通常，氧化硅是绝缘材料，所以如无特别说明，氧化硅膜是绝缘膜。对于其他部件也同样，作为原则，该部件的特性反映主成分的特性。
在氧化硅膜11上，沿z方向交替层叠有氧化硅膜12及电极膜13。在电极膜13中，例如设有由钨(w)构成的主体部(未图示)，在该主体部的表面上，设有由氮化钛(tin)、氮化钨(wn)、氮化钽(tan)等金属氮化物构成的阻挡金属层(未图示)。
由氧化硅膜11、以及交替层叠的多个氧化硅膜12及多个电极膜13，形成层叠体15。层叠体15的长度方向为x方向。另外，图2中，层叠体15的y方向的长度描绘得比x方向的长度长，但是实际上，层叠体15超过图2所示的范围而在x方向上延伸。在y方向上夹着层叠体15的位置，设有源极电极板17。源极电极板17的下端与硅基板10连接。电极膜13的形状为在x方向上延伸的带状，其最长的长度方向为x方向，次长的宽度方向为y方向，最短的厚度方向为z方向。
在装置1中，设有多个层叠体15及多个源极电极板17，沿y方向交替地排列。在层叠体15与源极电极板17之间，设有例如由氧化硅构成的绝缘板18(参照图3)。由2张绝缘板18夹着的1个层叠体15相当于1个块blk。
在层叠体15内，设有在z方向上延伸的将层叠体15贯穿的柱状部件20。柱状部件20的下端与硅基板10相接，上端在层叠体15的上表面露出。如后述那样，在各柱状部件20内，设有1根硅柱30(参照图3～图5)。
在层叠体15上，设有在y方向上延伸的源极线21及多个位线22。源极线21经由插塞24连接到源极电极板17的上端。此外，位线22经由插塞23连接到硅柱30的上端。由此，形成(位线22－插塞23－硅柱30－硅基板10－源极电极板17－插塞24－源极线21)的电流路线，将各硅柱30连接在位线22与源极线21之间。
在层叠体15中，从上数1级或多级的电极膜13作为上部选择栅极线sgd发挥功能，在上部选择栅极线sgd与柱状部件20的每个交叉部分，构成上部选择栅极晶体管std。此外，从下数1级或多级的电极膜13作为下部选择栅极线sgs发挥功能，在下部选择栅极线sgs与柱状部件20的每个交叉部分，构成下部选择栅极晶体管sts。下部选择栅极线sgs以及上部选择栅极线sgd以外的电极膜13作为字线wl发挥功能，在字线wl与柱状部件20的每个交叉部分，构成存储器单元mc。由此，沿着各硅柱30将多个存储器单元mc串联连接，在其两端连接下部选择栅极晶体管sts以及上部选择栅极晶体管std，形成nand串。另外，也可以在上部选择栅极线sgd与字线wl之间、以及下部选择栅极线sgs与字线wl之间配置不发挥电气功能的伪电极膜13。
在层叠体15的上部的y方向中央部，设有在x方向上延伸的绝缘部件19(参照图2)，该绝缘部件19将作为上部选择栅极线sgd的电极膜13在y方向上截断为2个。绝缘部件19例如由氧化硅构成。绝缘部件19的形状为带状。绝缘部件19没有到达作为字线wl的电极膜13，因而，作为字线wl的电极膜13没有被截断。因此，在某1根字线wl上，配置有以相同高度排列的2根上部选择栅极线sgd。换言之，绝缘部件19配置在以相同高度排列的2根上部选择栅极线sgd之间。
如图3所示，柱状部件20的形状大致为圆柱形，详细而言为凸肚(bowing)形状。所谓凸肚形状，是大致圆柱形状，并且是在长度方向的中间部存在最粗的部分、从该部分朝向两端部连续地变细那样的形状。即，柱状部件20的直径在比上端稍低的位置取最大值，从该位置朝上及朝下连续地变小，在下端取最小值。在形成用于供柱状部件20埋入的孔时由于rie(reactiveionetching：反应性离子刻蚀)等刻蚀技术的制约而不可避免地发生该形状。另外，图3所示的凸肚形状被夸张地描绘。
如图3～图5所示，在柱状部件20中，从中心轴朝向周面，依次设有芯部件29、硅柱30、通道(tunnel)绝缘膜31、电荷蓄积膜32以及块绝缘膜33。芯部件29由氧化硅构成，其形状为以z方向为轴向的大致圆柱形。芯部件29配置在柱状部件20的包含中心轴的位置。硅柱30由多晶硅构成，其形状为在z方向上延伸且下端封闭的圆筒形。通道绝缘膜31设在硅柱30的周围，电荷蓄积膜32设在通道绝缘膜31的周围，块绝缘膜33设在电荷蓄积膜32的周围。通道绝缘膜31、电荷蓄积膜32以及块绝缘膜33的形状为以z方向为轴向的圆筒形。
通道绝缘膜31通常是绝缘性的，但当被施加在装置1的驱动电压的范围内的规定电压时流过通道电流，例如由氧化硅形成。电荷蓄积膜32是有蓄积电荷的能力的膜，例如由包含电子的阱区(trapsite)的材料构成，例如由氮化硅构成。块绝缘膜33是即使在装置1的驱动电压的范围内被施加电压、实质上也不流过电流的膜。由通道绝缘膜31、电荷蓄积膜32以及块绝缘膜33形成存储器膜35。
接着，对本实施方式的半导体存储装置的动作进行说明。
图6是表示本实施方式的半导体存储装置的动作的图。
图7的(a)及图7的(b)的横轴取存储器单元的阈值，纵轴取位数，是表示阈值分布的曲线图，图7的(a)表示8值动作，图7的(b)表示16值动作。
图8的横轴取字线的高度方向的位置，纵轴取存储器单元的可靠性不良概率，是表示与存储器单元的可靠性有关的位置的影响的曲线图。
图9的横轴取时间，纵轴取各信号的值，是表示本实施方式的半导体存储装置的动作的时序图。
如图6所示，在本实施方式的半导体存储装置1中，存储器单元mc被分类为8值运用群g1和16值运用群g2。对属于8值运用群g1的存储器单元mc，写入8值的数据，作为8值的数据被读取。如图7的(a)所示，8值运用群g1的存储器单元mc以阈值成为8个水平的值的某个的方式被区分写入，阈值的各值对应于数据的各值。另一方面，对属于16值运用群g2的存储器单元mc，写入16值的数据，作为16值的数据被读取。如图7的(b)所示，16值运用群g2的存储器单元mc以阈值成为16个水平的值的某个的方式被区分写入，阈值的各值对应于数据的各值。
在对存储器单元mc写入16值的数据的情况下，与写入8值的数据的情况相比，在1个存储器单元mc中能够记录的数据量变多，从而记录密度增加。但是，为了将阈值分写为16个水平的值，存储器单元mc要求较高的写入特性，因此，由于工艺条件的偏差而存储器单元mc的成品率降低。此外，通常，与写入8值的数据的情况相比，写入16值的数据的情况下，写入电压的施加和检证的重复数增加，因此写入时间变长。
因此，本实施方式中，将写入特性相对较高、16值的写入容易的存储器单元mc分类为16值运用群g2，将写入特性相对较低、16值的写入困难的存储器单元mc分类为8值运用群g1。并且，使存储部mu存储用来表示某个存储器单元mc是属于8值运用群g1还是属于16值运用群g2的单元管理信息。
如图6所示，当从装置1的外部输入了数据时，控制电路cc参照存储部mu中记录的单元管理信息，识别写入目的地的存储器单元mc是属于8值运用群g1还是属于16值运用群g2。并且，对于属于8值运用群g1的存储器单元mc，变换为8值的数据来输入，对于属于16值运用群g2的存储器单元mc，变换为16值的数据来输入。另一方面，当控制电路cc读出数据时，仍然参照存储部mu中记录的单元管理信息，当从属于8值运用群g1的存储器单元mc读出数据时，作为8值的数据来读出，当从属于16值运用群g2的存储器单元mc读出数据时，作为16值的数据来读出。
接着，对存储器单元mc的分类方法进行说明。
作为存储器单元mc的分类方法，可以考虑多个方法。以下，以4个方法为例进行说明。
在第一分类方法中，在制造出半导体存储装置1后，在出厂前，评价全部的存储器单元mc的写入特性，基于该评价结果进行分类。具体而言，对全部的存储器单元mc多次写入16值的数据，将不合格率在规定的基准值以上的存储器单元mc分类为8值运用群g1，将不合格率不到基准值的存储器单元mc分类为16值运用群g2。
第二分类方法着眼于构成存储器单元mc的字线wl的位置。
如图8所示，在存储器单元mc的不良概率、与构成该存储器单元mc的字线wl的z方向上的位置之间存在相关关系，与中央部分的字线wl相比，下层侧的字线wl及上层侧的字线wl有不良概率高的倾向。
其理由如以下那样推定。如图3所示，硅柱30的形状为凸肚形状，下部的直径小于中央部及上部的直径。此外，关于硅柱30的xy剖面上的形状，有越靠下层侧则变形越大、偏离正圆的倾向。这起因于，在形成用于供柱状部件20埋入的孔时，孔越深则刻蚀越困难。因而，硅柱30越靠下层侧则直径越小，并且形状的变形越大。当直径变小时，变形的影响增大。因此可以认为，越靠下层侧，存储器单元mc的写入特性越不稳定，不良概率增加。
另一方面，在硅柱30的上部，由于在字线wl与上部选择栅极线sgd之间、或者字线wl与伪电极之间施加较高的电压，所以在硅柱30内容易产生非预计的空穴电子对，容易发生误写入。由此可以认为，上层侧的存储器单元mc的写入特性降低。
由于存储器单元mc的不良概率和字线wl的z方向上的位置存在上述那样的倾向，所以也能够将下层侧的数层的存储器单元mc以及上层侧的数层的存储器单元mc全部分类为8值运用群g1，将其以外的存储器单元mc分类为16值运用群g2。例如，如图8所示，将预想到不良概率为规定的基准值以上的下层侧a％及上层侧b％的字线wl构成的存储器单元mc分类为8值运用群g1，将剩余的字线wl构成的存储器单元mc分类为16值运用群g2。根据该第二分类方法，不需要对全部的存储器单元mc进行写入特性的检查，所以能够降低装置1的制造成本，并且还能够避免存储器单元mc因检查而劣化。
第三分类方法着眼于存储器单元mc所属的块blk。
如图1所示，块blk不同则装置1内的位置不同，因此有时制造工艺的条件按每个块blk而不同。因此，在1个装置1内，有时平均地形成写入特性良好的块blk和写入特性并非良好的块blk。在该情况下，将写入特性良好的块blk的存储器单元mc分类为16值运用群g2，将写入特性并非良好的块blk的存储器单元mc分类为8值运用群g1。根据该第三分类方法，也不再需要对全部的存储器单元mc进行写入特性的检查，因此能够降低装置1的制造成本，并且能够避免存储器单元mc因检查而劣化。
此外，也可以将第二分类方法和第三分类方法组合。例如也可以是，对于写入特性良好的块blk，使图8所示的值a及值b相对较小，对于写入特性并非良好的块blk，使值a及值b相对较大。
第四分类方法着眼于装置1在晶片中的位置。
在制造装置1时，从1张晶片同时制造多个装置1，但根据晶片上的位置，制造工艺的条件会不可避免地不同。因此，也可以根据装置1的制造工艺中的装置1的位置，调整上述的值a及值b。
这样，在将存储器单元mc分类为8值运用群g1及16值运用群g2的方法中，可以考虑多个方法。分类方法不限于上述的4个例子。此外，也可以将上述的4个方法组合实施。例如也可以是，对随机选择的几个存储器单元mc的写入特性进行评价，根据该结果，统计性地把握字线wl的位置、块blk的位置、晶片内的位置对存储器单元mc的写入特性带来的影响，以作为分类的指标。
接着，说明通过区分使用8值运用群g1和16值运用群g2、从而兼顾写入时间的缩短和记录密度的提高的方法。
如图9所示，当从外部输入的写入信号为“开(on)”、装置1成为写入模式时，控制电路cc将从外部输入的数据暂且作为8值数据，向8值运用群g1的存储器单元mc写入。如上述那样，8值的数据的写入速度比16值的数据的写入速度快，所以通过设为8值写入，能够缩短整体的写入时间。
并且，当写入信号成为“关(off)”、装置1不再为写入模式之后，控制电路cc将写入到8值运用群g1的存储器单元mc中的数据读出，变换为16值的数据，向16值运用群g2的存储器单元mc写入。在该16值数据的写入结束后，从8值运用群g1的存储器单元mc消除数据。这样，通过将数据从8值运用群g1改写到16值运用群g2，使用的存储器单元mc的数量减少，能够提高记录密度。另外，在数据的改写的中途、写入信号再度成为“开”时，将数据的改写中断，将新从外部输入的数据写入8值运用群g1的存储器单元mc，在写入信号成为“关”后，再次开始数据的改写即可。
接着，对本实施方式的效果进行说明。
根据本实施方式，通过将在16值的运用中写入特性不充分的存储器单元mc以8值进行运用，能够提高存储器单元mc的成品率，并且，能够提高半导体存储装置1的成品率。另一方面，写入特性良好的存储器单元mc以16值进行运用，由此，与将全部的存储器单元mc以8值进行运用的情况相比，能够提高记录密度。
此外，暂时将从外部输入的数据作为8值的数据向8值运用群g1的存储器单元mc写入，在写入模式结束后，将8值的数据变换为16值的数据，向16值运用群g2的存储器单元mc写入，由此能够兼顾写入时间的缩短和记录密度的提高。
另外，本实施方式中，示出了将存储器单元mc以8值或16值进行运用的例子，但不限于此，能够以任意的n值(n为2以上的整数)和m值(m为比n大的整数)进行运用。例如，能够以2s值(s为1以上的整数)和2s+1值进行运用。
根据以上说明的实施方式，能够实现可兼顾高集成化和高成品率的半导体存储装置。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求所记载的发明及其等价物的范围中。此外，上述实施方式还能够相互组合来实施。