半导体器件及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件，目前正被广泛应用，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(finfet)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，现有技术中半导体器件的电学性能较差。

技术实现要素：

本发明解决的技术问题是提高一种半导体器件及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明实施例提供一种提供半导体衬底，包括：提供半导体衬底，所述半导体衬底上具有相邻的第一鳍部和第二鳍部，所述衬底上还具有覆盖第一鳍部和第二鳍部部分侧壁的隔离层；在第一鳍部上形成第一初始掺杂层；在第二鳍部上形成第二初始掺杂层，第二初始掺杂层与第一初始掺杂层相邻；对第一初始掺杂层和第二初始掺杂层进行氧化处理，使第一初始掺杂层形成第一掺杂层以及位于第一掺杂层表面的第一氧化层，使第二初始掺杂层形成第二掺杂层以及第二掺杂层表面的第二氧化层；去除第一氧化层和第二氧化层。

可选的，对第一初始掺杂层和第二初始掺杂层进行氧化处理的工艺包括：干法氧化工艺或湿法氧化工艺。

可选的，所述第一氧化层的厚度为10埃～50埃。

可选的，去除所述第一氧化层和第二氧化层的工艺包括：干法刻蚀工艺。

可选的，在形成第一初始掺杂层和第二初始掺杂层之前，在所述半导体衬底上形成横跨第一鳍部的第一栅极结构和横跨第二鳍部的第二栅极结构，所述第一栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面，所述第二栅极结构覆盖第二鳍部的部分顶部表面和部分侧壁表面。

可选的，所述第一初始掺杂层的形成步骤包括：形成横跨第一鳍部的第一栅极结构之后，在第一栅极结构两侧的鳍部中形成第一凹槽，在第一凹槽中形成第一初始掺杂层。

可选的，形成所述第一初始掺杂层的工艺包括外延生长工艺。

可选的，在外延生长形成第一初始掺杂层的过程中，还包括对所述第一初始掺杂层进行原位掺杂，在第一初始掺杂层内掺杂第一离子。

可选的，当所述第一栅极结构用于形成p型器件时，第一初始掺杂层的材料包括掺杂有第一离子的硅锗，第一离子的导电类型为p型；当所述第一栅极结构用于形成n型器件时，第一初始掺杂层的材料包括掺杂有第一离子的硅，第一离子的导电类型为n型。

可选的，在形成第一栅极结构之后，在第一凹槽形成之前，还包括在第一栅极结构侧壁表面形成第一侧墙。

可选的，在所述第一侧墙形成之后，第一凹槽形成之前，对所述栅极结构和第一侧墙两侧的第一鳍部进行离子注入，形成第一轻掺杂区。

可选的，在第二鳍部上形成第二初始掺杂层的步骤包括：在所述第二鳍部上形成横跨第二鳍部的第二栅极结构之后，在第二栅极结构两侧形成第二侧墙；形成第二侧墙之后，对第二侧墙侧壁表面的第二鳍部进行离子注入形成第二轻掺杂层；形成第二轻掺杂层后，在第二侧墙两侧形成第二凹槽；在第二凹槽中形成所述第二初始掺杂层。

可选的，形成所述第二初始掺杂层的工艺包括外延生长工艺。在外延生长形成第二初始掺杂层的过程中，还包括对所述第二初始掺杂层进行原位掺杂；第二初始掺杂层内具有第二离子。

可选的，当所述第二栅极结构用于形成p型器件时，第二初始掺杂层的材料包括掺杂有第二离子的硅锗，第二离子的导电类型为p型；当所述第二栅极结构用于形成n型器件时，第二初始掺杂层的材料包括掺杂有第二离子的硅，第二离子的导电类型为n型。

可选的，所述半导体衬底包括存储区和逻辑区，存储区上具有第一鳍部和第二鳍部，逻辑区上具有第三鳍部；所述隔离层还位于半导体衬底逻辑区上且覆盖第三鳍部的部分侧壁；所述半导体器件的形成方法还包括：在所述第三鳍部上形成横跨第三鳍部的第三栅极结构，第三栅极结构覆盖第三鳍部的部分顶部表面和部分侧壁表面；在第三栅极结构两侧形成第三凹槽；在第三凹槽中形成第三源漏掺杂层。

可选的，所述半导体衬底逻辑区上还具有与第三鳍部相邻的第四鳍部；所述隔离层还位于半导体衬底逻辑区上且覆盖第四鳍部的部分侧壁；所述半导体器件的形成方法还包括：在所述第四鳍部上形成横跨第四鳍部的第四栅极结构，第四栅极结构覆盖第四鳍部的部分顶部表面和部分侧壁表面；在第四栅极结构两侧形成第四凹槽；在第四凹槽中形成第四源漏掺杂层。

可选的，在形成第一氧化层之前，在逻辑区上形成保护层；所述保护层的形成步骤包括：在所述第一初始掺杂层、第二初始掺杂层、第三源漏掺杂层和第四源漏掺杂层表面形成保护膜；去除第一初始掺杂层和第二初始掺杂层上的保护膜，在第三源漏掺杂层和第四源漏掺杂层上形成保护层。

可选的，所述保护层的厚度为30埃～80埃；所述保护层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

可选的，去除存储区第一初始掺杂层和第二初始掺杂层上的保护膜的步骤包括：在保护膜上形成图形化层；以所述图形化层为掩膜，刻蚀去除存储区上的第一初始掺杂层和第二初始掺杂层表面的保护膜。

本发明还提供一种采用上述任意一项方法形成的半导体器件。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体器件的形成方法中，在第一掺杂层和第二掺杂层上形成第一氧化层和第二氧化层，第一氧化层和第二氧化层通过氧化第一初始掺杂层和第二初始掺杂层表面的材料而形成，会消耗部分第一初始掺杂层和第二初始掺杂层。去除第一氧化层和第二氧化层后，由于消耗了部分第一初始掺杂层和第二初始掺杂层，第一初始掺杂层和第二初始掺杂层之间的距离相应增大，减小了第一掺杂层和第二掺杂层相连的概率，进而提高器件的性能。

进一步，半导体器件的逻辑区的器件密度较小，鳍部之间距离较大，第三掺杂层和第四掺杂层不容易接触，在氧化过程中第三源漏掺杂层和第四源漏掺杂层由于保护层的保护，没有被氧化，体积相对较大，表面积较大，能够减小逻辑区器件的接触电阻，使得工作电流较大，进而提高器件的性能。

附图说明

图1至图2是一种半导体器件的结构示意图；

图3至图13是本发明一实施例中半导体器件形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的半导体器件的性能较差。

一种sram器件的形成方法，请参考图1和图2，图2为沿图1中切割线a-a的剖面图，包括：提供半导体衬底100，半导体衬底100上具有相邻的第一鳍部110和第二鳍部111、以及覆盖第一鳍部110部分侧壁和第二鳍部111部分侧壁的隔离层101；在隔离层上形成横跨第一鳍部110的第一栅极结构130；在第一栅极结构130两侧的第一鳍部110中形成第一源漏掺杂层150；在隔离层上形成横跨第二鳍部111的第二栅极结构140；在第二栅极结构140两侧的第二鳍部111中形成第二源漏掺杂层160，第二源漏掺杂层160和第一源漏掺杂层150相邻。

然而，上述方法形成的sram存储器的性能较差，所述器件位于sram器件的存储区，当所述第一栅极结构用于形成上拉晶体管时，所述晶体管的类型为p型，所述第一源漏掺杂层150的外延材料为硅锗，硅锗在外延过程中，不同晶向上的生长速度有差异，在<111>晶向上生长最慢，外延晶面会停止在(111)晶面上，而在其他面上会继续生长，从而形成尖端。相应的当第二栅极结构也用于形成上拉晶体管时，第二源漏掺杂层160也会形成尖端。随着半导体器件向着高密集度发展，组成半导体器件的晶体管之间的距离也越来越小，第二源漏掺杂层160和第一源漏掺杂层150之间的空间越来越小，第二源漏掺杂层160和第一源漏掺杂层150容易连接在一起，使得第二源漏掺杂层160和第一源漏掺杂层150容易发生桥接，桥接后两个无关的器件之间会发生漏电，进而影响所形成的sram器件的性能。

为了解决上述技术问题，本发明技术方案通过对第一初始掺杂层和第二初始掺杂层进行氧化形成氧化层，消耗部分第一初始掺杂层和第二初始掺杂层，去除所形成的氧化层，从而使得第一掺杂层和第二掺杂层之间的距离相对增大，减小了二者之间相连的概率，从而提高了器件的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图13是本发明一实施例中半导体器件形成过程的结构示意图。

请参考图3和图4，图4中对应a区为图3沿m-m1方向的剖面图，图4中对应b区为图3沿m2-m3方向的剖面图，提供半导体衬底200。

所述半导体衬底包括存储区i，所述存储区i半导体衬底上具有相邻的第一鳍部、第二鳍部和隔离层，所述隔离层覆盖第一鳍部和第二鳍部部分侧壁。

本实施例中，所形成的器件为sram器件，第一鳍部用于形成sram器件的上拉晶体管，第二鳍部所形成的器件类型与第一鳍部所形成的器件类型相同，也用于形成sram器件的上拉晶体管。

在一实施例中，第一鳍部用于形成sram器件的上拉晶体管，第二鳍部用于形成sram器件的下拉晶体管。另一实施例中，第一鳍部用于形成sram器件的下拉晶体管，第二鳍部用于形成的器件类型可以与第一鳍部用于形成的器件的类型相同，也可以不同。

所述半导体衬底的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述基底还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。

本实施例中，所述半导体衬底200的材料为单晶硅。

所述存储区i半导体衬底上具有相邻的第一鳍部211和第二鳍部212。

所述第一鳍部用于形成第一晶体管，所述第二鳍部用于形成第二晶体管。本实施例中，第一晶体管与第二晶体管相邻。在实际工艺中，根据所要形成的电路布局而决定第二晶体管的种类。本实施例中，第一晶体管为上拉晶体管，故第一晶体管类型为p型，第二晶体管也为上拉晶体管，第二晶体管的类型为p型。

本实施例中，所述第一鳍部211和第二鳍部212通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。

本实施例中，第一鳍部211和第二鳍部212的材料为单晶硅。在其它实施例中，鳍部的材料为单晶锗硅或者其它半导体材料。

所述半导体衬底还具有逻辑区ii，所述逻辑区ii的半导体衬底200上具有第三鳍部213，所述第三鳍部213用于形成第三晶体管。所述逻辑区ii的半导体衬底200上具有第四鳍部(图未示)，所述第四鳍部用于形成第四晶体管，所述第四晶体管与第三晶体管相邻。所述第三鳍部213和第四鳍部通过图形化所述半导体衬底200而形成。

本实施例中，还包括：在所述半导体衬底200上形成隔离层201，所述隔离层201覆盖第一鳍部211、第二鳍部212、第三鳍部213和第四鳍部的部分侧壁表面。所述隔离层201的材料包括氧化硅。

请参考图5，图5与图4剖面方向一致，在所述半导体衬底200上形成横跨第一鳍部211的第一栅极结构221，第一栅极结构221横跨第一鳍部211且覆盖第一鳍部211的部分顶部表面和部分侧壁表面；在半导体衬底200上形成横跨第二鳍部212的第二栅极结构222，第二栅极结构222横跨第二鳍部212且覆盖第二鳍部212的部分顶部表面和部分侧壁表面。

第一栅极结构221包括横跨第一鳍部211的栅介质层、位于栅介质层上的栅电极层以及位于栅电极层顶部的保护层202。第二栅极结构222包括横跨第二鳍部212的栅介质层、位于栅介质层上的栅电极层以及位于栅电极层顶部的保护层202。第一栅介质层位于a区隔离层201部分表面、且覆盖第一鳍部111的部分顶部表面和部分侧壁表面。第二栅介质层位于b区隔离层201部分表面、且覆盖第二鳍部112的部分顶部表面和部分侧壁表面。

本实施例中，第一栅介质层和第二栅介质层的材料为氧化硅。在其它实施例中，第一栅介质层和第二栅介质层的材料为高k介质材料(k大于3.9)。第一栅电极层和第二栅电极层的材料为多晶硅。

本实施例中，第一栅极结构221的顶部表面还具有第一栅保护层202，所述第二栅极结构222的顶部表面还具有第二栅保护层203。所述第一栅保护层202和第二栅保护层203的材料为sin、sicn、sibn或sion。

本实施例中，还包括：在半导体衬底200和隔离层201上形成第三栅极结构(未图示)，第三栅极结构横跨第三鳍部且覆盖第三鳍部的部分顶部表面和部分侧壁表面；在半导体衬底200和隔离层201上形成第四栅极结构(未图示)，第四栅极结构横跨第四鳍部且覆盖第四鳍部的部分顶部表面和部分侧壁表面。

所述第三栅极结构包括横跨第三鳍部的第三栅介质层和位于第三栅介质层上的第三栅电极层。所述第四栅极结构包括横跨第四鳍部的第四栅介质层和位于第四栅介质层上的第四栅电极层。第三栅介质层位于第三区隔离层201部分表面、覆盖第三鳍部的部分顶部表面和部分侧壁表面。第四栅介质层位于第四区隔离层201部分表面、覆盖第四鳍部的部分顶部表面和部分侧壁表面。第三栅介质层和第四栅介质层的材料为氧化硅，所述第三栅电极层和第四栅电极层的材料为多晶硅。

本实施例中，第三栅极结构的顶部表面还具有第三栅保护层(未图示)，第四栅极结构的顶部表面还具有第四栅保护层(未图示)。所述第三栅保护层和第四栅保护层的材料为sin、sicn、sibn或sion。

请参考图6，在第一栅极层的侧壁形成第一侧墙231。

所述第一侧墙231用作保护所述第一栅极层侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。

所述第一侧墙231的形成步骤包括：在所述隔离层201和第一栅介质层上形成第一侧墙材料层，所述第一侧墙材料层覆盖所述第一鳍部211的部分侧壁表面和部分顶部表面以及所述第一栅极层的侧壁和顶部表面；回刻蚀所述第一侧墙材料层，直至暴露出所述第一栅介质层和所述第一栅极层的顶部表面，在第一栅介质层上形成覆盖于所述第一栅极层侧壁的第一侧墙。

所述第一侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第一侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

本实施例中，所述第一侧墙材料层的形成工艺为化学气相沉积工艺。所述第一侧墙231的材料为氮化硅。所述第一侧墙的厚度为20埃～40埃。

回刻蚀所述第一侧墙材料层的工艺为各向异性的干法刻蚀，所述干法刻蚀的工艺参数为：采用含氟的气体(例如ch3f、ch2f2或chf3)、氩气和氧气，在刻蚀功率为200w-400w，刻蚀腔体的压强为30mtorr-200mtorr，刻蚀温度为40℃-60℃。

所述第一栅介质层能够在回刻蚀所述第一侧墙材料层时保护第一侧墙两侧的第一鳍部。

所述第一侧墙231还位于第二鳍部212部分侧壁、第二栅极层侧壁、第三鳍部分侧壁、第三栅极层侧壁、第四鳍部部分侧壁和第四栅极层的侧壁。

请继续参考图6，形成所述第一侧墙231之后，对所述第一栅极结构221两侧的第一鳍部212进行离子掺杂，形成第一栅极结构221和第一侧墙240两侧形成第一轻掺杂区(未图示)。

对所述第一栅极结构221两侧的第一鳍部212进行离子掺杂的工艺为离子注入工艺，所述离子注入离子为第一轻掺杂离子。

所述第一轻掺杂区位于第一栅极结构221和第一侧墙240两侧，第一侧墙240增加了第一轻掺杂区之间的距离，能够减少第一轻掺杂离子横向扩散的距离，减小短沟道效应。第一栅介质层在离子注入过程中保护第一鳍部。

当所述第一晶体管的类型为p型时，第一轻掺杂离子的导电类型为p型；当所述第一晶体管的类型为n型时，第一轻掺杂离子的导电类型为n型。

本实施例中，所述第一晶体管的类型为p型，所述第一轻掺杂离子为砷离子，能量范围为1kev～10kev，剂量范围为1e14atom/cm²～1e16atom/cm²，倾斜角度为0～30度；所述倾斜角度为注入方向与半导体衬底200(前面是半导体衬底200)所在平面的法线之间的夹角。

其他实施例中，所述第一晶体管的类型为n型，所述第一轻掺杂离子为硼离子，能量范围为0.5kev～5kev，剂量范围为1e14atom/cm²～1e16atom/cm²，倾斜角度为0～30度；所述倾斜角度为注入方向与半导体衬底200所在平面的法线之间的夹角。

本实施例中，还包括：对所述第二栅极结构222两侧的第二鳍部212进行离子掺杂，形成第二栅极结构222和第一侧墙231两侧形成第二轻掺杂区(图未示)。对所述第二栅极结构222两侧的第二鳍部212进行离子掺杂的工艺为离子注入工艺，所述离子注入离子为第二轻掺杂离子。当所述第二晶体管的类型为p型时，第二轻掺杂离子的导电类型为p型；当所述第二晶体管的类型为n型时，第二轻掺杂离子的导电类型为n型。

本实施例中，所述第二晶体管的类型为p型，对所述第一栅极结构两侧的第一鳍部进行离子注入的同时，也对所述第二栅极结构两侧的第二鳍部进行离子注入，所述离子注入离子为第二轻掺杂离子，在第二栅极结构两侧形成第二轻掺杂区。所述第二轻掺杂离子为砷离子。

其他实施例中，所述第二晶体管的类型为n型。当所述第二晶体管为n型时，所述第二轻掺杂层的形成步骤包括：在形成第一侧墙材料层之后，在b区上形成第一掩膜层，第一掩膜层定义出a区的位置，回刻蚀a区上的第一侧墙材料层；在a区上形成第一侧墙231和第一轻掺杂区；第一轻掺杂区形成之后，在a区上形成第二掩膜层；在a区上形成第二掩膜层之后，去除b区上的第一掩膜层；去除b区上的第一掩膜层之后，回刻蚀b区上的第一侧墙材料层，在第二栅极层侧壁和第二鳍部部分侧壁形成第一侧墙；对所述第

mp1709248二栅极结构222两侧的第二鳍部212进行离子掺杂，形成第二栅极结构222和第一侧墙231两侧形成第二轻掺杂区(图未示)。对所述第二栅极结构222两侧的第二鳍部212进行离子掺杂的工艺为离子注入工艺，所述离子注入离子为第二轻掺杂离子，所述第二轻掺杂离子为n型。

参考图7和图8，图7与图6剖面方向一致，图8为图7沿n-n1方向的剖面图，在形成第一侧墙231之后，在第一鳍部211的部分侧壁形成位于隔离层201表面的掩膜层240。

a区的掩膜层240位于第一鳍部211的部分顶部表面、第一栅极结构221的侧壁和顶部、a区隔离层201的表面、第二鳍部212的部分侧壁和顶部表面、第二栅极结构222的侧壁和顶部、b区的表面、第三鳍部的部分顶部表面和部分侧壁表面、第三栅极结构的侧壁和顶部、第三区的隔离层201表面、第四鳍部的部分顶部表面和部分侧壁表面、第四栅极结构的侧壁和顶部、以及第四区的隔离层201表面。

本实施例中，形成了第一栅保护层202、第二栅保护层203、第三栅保护层和第四栅保护层，所述掩膜层240还位于第一栅保护层202、第二栅保护层203、第三栅保护层和第四栅保护层上。

所述掩膜层240的材料为sin、sicn、sibn或sion。形成掩膜层240的工艺为沉积工艺，如原子层沉积工艺或等离子体化学气相沉积工艺。

本实施例中，所述掩膜层240的材料为sin。所述掩膜层240的厚度为50埃～100埃。所述掩膜层240的工艺为原子层沉积工艺，所述原子层沉积工艺的参数包括：采用的气体为sih2cl2和nh3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～300次。

请参考图9，图9与图8剖面方向一致，所述掩膜层240形成之后，去除第一鳍部211表面的第一侧墙和掩膜层240，刻蚀所述第一栅极结构221两侧的第一鳍部211，在所述第一鳍部211中形成第一凹槽(图未示)；在所述第一凹槽形状之后，在所述第一凹槽中形成第一初始掺杂层251。

形成所述第一初始掺杂层251的工艺为外延生长工艺。在外延生长形成第一初始掺杂层251的过程中，还包括对所述第一初始掺杂层251进行原位掺杂，所述掺杂离子为第一离子。

当所述第一晶体管的类型为p型时，第一初始掺杂层的材料包括掺杂有第一离子的硅锗，第一离子的导电类型为p型；当所述第一晶体管的类型为n型时，第一初始掺杂层的材料包括掺杂有第一离子的硅，第一离子的导电类型为n型。

本实施例中，所述第一晶体管的类型为p型，所述第一初始掺杂层的材料为掺杂有磷离子的硅锗，所述第一离子为硼离子。第一初始掺杂层的材料为硅锗，硅锗在外延过程中，不同晶向上的生长速度有差异，在111晶向上生长最慢，外延晶面会停止在111晶面上，而在其他面上会继续生长，从而形成尖端，即第一初始掺杂层具有尖端。

本实施例中，还包括：在第二鳍部212中形成第二初始掺杂层252，当所述第二初始掺杂层的形成步骤包括：去除第二鳍部211表面的第一侧墙和掩膜层240，刻蚀所述第二栅极结构222两侧的第二鳍部212，在所述第二鳍部212中形成第二凹槽(图未示)，在所述第二凹槽形状之后，在所述第二凹槽中形成第二初始掺杂层252。

形成所述第二初始掺杂层252的工艺为外延生长工艺。在外延生长形成第二初始掺杂层252的过程中，还包括对所述第二初始掺杂层252进行原位掺杂，所述掺杂离子为第二离子。

当所述第二晶体管的类型为p型时，第二初始掺杂层的材料包括掺杂有第二离子的硅锗，第二离子的导电类型为p型；当所述第二晶体管的类型为n型时，第二初始掺杂层的材料包括掺杂有第二离子的硅，第二离子的导电类型为n型。

本实施例中，所述第二晶体管的类型为p型，所述形成第一初始掺杂层的过程中也同时形成第二初始掺杂层，同样的第二初始掺杂层的材料为硅锗，也具有尖端。

其他实施例中，所述第二晶体管的类型为n型，所述第二初始掺杂层的形成步骤包括：在形成第一侧墙材料层之后，在b区上形成第一掩膜层，第一掩膜层定义出a区的位置；在a区上形成第一侧墙231和第一轻掺杂区；第一轻掺杂区形成之后，刻蚀所述第一栅极结构221两侧的第一鳍部211，在所述第一鳍部211中形成第一凹槽(图未示)，在所述第一凹槽形状之后，在所述第一凹槽中形成第一初始掺杂层251；形成所述第一初始掺杂层251之后，在a区和b区上形成第二掩膜层；在a区上形成第二掩膜层之后，去除b区上的第一掩膜层和第二掩膜层；去除b区上的第一掩膜层和第二掩膜层之后，在第二栅极层侧壁和第二鳍部部分侧壁形成第一侧墙和第二轻掺杂区；第二轻掺杂区形成之后，刻蚀所述第二栅极结构222两侧的第二鳍部212，在所述第二鳍部212中形成第二凹槽(图未示)，在所述第二凹槽形状之后，在所述第二凹槽中外延形成第二初始掺杂层252，所述第二初始掺杂层252的材料为掺杂有磷离子的硅。

本实施例中，还包括：在第三栅极结构两侧形成第三凹槽，在第三凹槽中外延形成第三源漏掺杂层。在第四栅极结构两侧形成第四凹槽，在第四凹槽中外延形成第四源漏掺杂层。

当所述第三晶体管类型为p型时，在形成p型第一晶体管的第一初始掺杂层251同时形成具有p型离子的第三源漏掺杂层253；当所述第三晶体管类型为n型时，在形成n型第二晶体管的第二初始掺杂层252同时形成具有n型离子的第三源漏掺杂层253。

当所述第四晶体管类型为p型时，在形成p型第一晶体管的第一初始掺杂层同时形成具有p型离子的第四源漏掺杂层；当所述第四晶体管类型为n型时，在形成n型第二晶体管的第二初始掺杂层同时形成具有n型离子的第四源漏掺杂层。

在其他实施例中，不形成逻辑区。

在形成第一氧化层之前，在逻辑区上形成保护层，所述保护层的形成步骤包括：在所述第一初始掺杂层，第二初始掺杂层，第三源漏掺杂层，第四源漏掺杂层表面形成保护膜；去除存储区的第一初始掺杂层和第二初始掺杂层上的保护膜，在逻辑区上形成保护层。请参考图10和图11。

请参考图10，形成第一初始掺杂层251和第二初始掺杂层252之后，在所述第一初始掺杂层和第二初始掺杂层上形成保护膜204。

本实施例中，还包括在位于逻辑区的第三源漏掺杂层253和第四源漏掺杂层上形成保护膜204。

所述保护层205在后续氧化第一初始掺杂层251和第二初始掺杂层252的过程中保护逻辑区的第三源漏掺杂层253和第四源漏掺杂层。

所述保护膜204的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

本实施例中，所述保护层的形成工艺为原子层沉积工艺，所述原子层沉积工艺参数包括：采用的气体为sih2cl2和nh3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为20次～100次。

请参考图11，形成保护膜204之后，去除存储区的第一初始掺杂层251和第二初始掺杂层252上的保护膜，形成保护层205。

去除第一初始掺杂层251和第二初始掺杂层252上的保护膜204以便后续氧化第一初始掺杂层和第二初始掺杂层。

所述保护层205的厚度为30埃～80埃。

所述保护层205厚度过厚，容易造成工艺浪费；所述保护层205厚度过薄，在氧化第一初始掺杂层和第二初始掺杂层过程中无法有效保护第三源漏掺杂层和第四源漏掺杂层。

所述保护层205的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述保护层205的材料为氮化硅。

本实施例中，去除存储区第一初始掺杂层251和第二初始掺杂层252上的保护膜204的步骤包括：在保护膜204上形成图形化层(图未示)；以所述图形化层为掩膜，刻蚀去除存储区上第一初始掺杂层251和第二初始掺杂层252表面的保护膜204。

本实施例中，刻蚀去除第一初始掺杂层251和第二初始掺杂层252表面的保护膜204的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：所述湿法刻蚀一般采用磷酸与去离子水的混合物形成的磷酸刻蚀液，其中，磷酸的体积百分比浓度为80％～90％，如86％～87％，工艺温度在90摄氏度～150摄氏度范围内，如120摄氏度。

其他实施例中，刻蚀去除第一初始掺杂层251和第二初始掺杂层252表面的保护膜204的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的气体包括ch3f气体、氮气和氧气，ch3f气体的流量为8sccm～50sccm，氮气的气体的流量为200sccm，氧气的流量为10sccm在刻蚀功率为100w，刻蚀电流为30w～100w，刻蚀腔体的压强为10mtorr～200mtorr，刻蚀时间为4秒～50秒。

其他实施例中，不形成保护层，在逻辑区ii的第三源漏掺杂层和第四源漏掺杂层上形成第三氧化层和第四氧化层。

请参考图12，去除第一初始掺杂层251和第二初始掺杂层252上的保护膜204之后，对第一初始掺杂层251和第二初始掺杂层252进行氧化处理，在第一鳍部2111上形成第一掺杂层261，第一掺杂层261上有第一氧化层206，在第二鳍部212上形成第二掺杂层262，第二掺杂层上有第二氧化层207。第一氧化层和第二氧化层为氧化第一初始掺杂层和第二初始掺杂层而形成，后续会去除第一氧化层和第二氧化层后，即消耗了部分第一初始掺杂层和第二初始掺杂层，第一初始掺杂层和第二初始掺杂层之间的距离相应增大，减小了第一掺杂层和第二掺杂层相连的概率，进而提高器件的性能。

对第一初始掺杂层和第二初始掺杂层进行氧化处理的工艺包括：干法氧化工艺或湿法氧化工艺。

本实施例中，对第一初始掺杂层和第二初始掺杂层进行氧化处理的工艺为等离子体氧化工艺，所述等离子体氧化的工艺参数包括：温度为700摄氏度～1000摄氏度，工艺时间为100秒～1000秒，工艺压强为50torr～300torr，工艺气体为o2和n2的混合气体，o2与n2比例为1/20～1/5。

所述第一氧化层206的厚度为10a～50a。

所述第一氧化层206的厚度过厚，所述第一初始掺杂层251和第二初始掺杂层252消耗过多，影响所要形成的器件的接触电阻；所述第一氧化层206厚度过薄，后续去除氧化层之后，第一初始掺杂层251和第二初始掺杂层252之间距离较近，容易发生桥接。

本实施例中，所述第一晶体管和第二晶体管的类型均为p型，形成第一初始掺杂层和第二初始掺杂层的材料为硅锗，所述第一初始掺杂层和第二初始掺杂层的形状为∑型。由于第一初始掺杂层和第二初始掺杂层相邻，所述第一初始掺杂层和第二初始掺杂层表面的尖端容易相连，对第一初始掺杂层和第二初始掺杂层氧化的过程中，由于尖端部分相连，低于尖端部分的第一初始掺杂层和第二初始掺杂层表面由于被遮挡而不会被氧化，同时，由于第一初始掺杂层或第二初始掺杂层尖端部分由法线方向不同的表面相交而成，则所述第一初始掺杂层或第二初始掺杂层尖端部分的表面更容易被氧化，故而尖端部分形成的氧化层较厚，从而使得后续形成的第一掺杂层和第二掺杂层之间距离相对较远，减小二者之间相连的概率。本实施例中，所述逻辑区的第三源漏掺杂层和第四源漏掺杂层上有保护层保护，不会被氧化。

其他实施例中，不形成所述保护层，对所述逻辑区的第三源漏掺杂层和第四源漏掺杂层进行氧化，形成第三氧化层和第四氧化层。

请参考图13，对第一初始掺杂层251和第二初始掺杂层252进行氧化处理之后，去除所述第一氧化层206和第二氧化层207。

去除所述第一氧化层206和第二氧化层207的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的气体包括nh3气体、nf3气体和he，nh3气体的流量为200sccm～500sccm，nf3气体的流量为20sccm～200sccm，he的流量为600sccm～2000sccm，压强为2torr～10torr，时间为20秒～100秒。

本实施例中，不在逻辑区形成氧化层。

其他实施例中，对所述逻辑区的第三源漏掺杂层和第四源漏掺杂层进行氧化，形成第三氧化层和第四氧化层；去除第三氧化层和第四氧化层，形成第三有效源漏掺杂层和第四有效源漏掺杂层。所述第三有效源漏掺杂层和第四有效源漏掺杂层之间距离较远，发生桥接概率较低。

相邻的第一鳍部211和第二鳍部212之间的距离一定，第一初始掺杂层251和第二初始掺杂层252之间的体积较大时，第一初始掺杂层251和第二初始掺杂层252之间距离较近。对所述第一初始掺杂层251和第二初始掺杂层252进行氧化，消耗掉部分第一初始掺杂层251和第二初始掺杂层252形成第一氧化层206和第二氧化层207，去掉第一氧化层206和第二氧化层207相当于去掉了部分第一初始掺杂层251和第二初始掺杂层252，相应的使得所形成的第一掺杂层261和第二掺杂层262之间距离增大，减小了第一掺杂层261和第二掺杂层262相连的概率，提高了器件的性能。

相应的，本实施例还提供一种采用上述方法形成的半导体器件。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。