本公开涉及一种半导体器件以及制造该半导体器件的方法。
背景技术：
作为用于提高半导体器件的集成度的按比例缩小技术，已经提出了多栅极晶体管，其中鳍形硅主体形成在基板上而栅极形成在硅主体的表面上。
多栅极晶体管使用允许更大或更小适配(adaptation)的按比例缩小的三维(3D)沟道。此外，这样的配置允许多栅极晶体管的增强的电流控制，而不需要增大多栅极晶体管的栅极长度。此外，如本领域技术人员所知晓的短沟道效应(SCE)(其是沟道区的电势受漏极电压影响的现象)能够被有效地抑制。
技术实现要素：
本公开的实施方式提供一种半导体器件，在该半导体器件中浅沟槽形成在锥形鳍型图案(tapered fin-type pattern)与有源区之间的边界处从而改善操作性能和可靠性。
本公开的实施方式提供一种制造半导体器件的方法，在该半导体器件中浅沟槽形成在锥形鳍型图案与有源区之间的边界处从而改善操作性能和可靠性。
然而，本公开的实施方式不限于这里阐述的那些。通过参照以下给出的本公开的详细描述，本公开的以上和其它的实施方式将对于本公开所属的领域内的普通技术人员来说变得更加明显。
根据本公开的一实施方式，半导体器件包括：第一鳍型图案，包括在第一方向上延伸的第一长侧以及在不同于第一方向的第二方向上延伸的第一短侧；第二鳍型图案，平行于第一鳍型图案布置并包括第二长侧，该第二长侧在第一方向上延伸并与第一鳍型图案的第一长侧相对；以及第一栅电极，交叉第一鳍型图案和第二鳍型图案，其中第二鳍型图案包括在第一方向上突出超过第一鳍型图案的第一短侧的突出部分，第一栅电极与包括第一鳍型图案的第一短侧的第一鳍型图案的端部分重叠，限定第一鳍型图案的第一短侧的第一鳍型图案的第一侧壁的至少部分由具有第一深度的第一沟槽限定，第一沟槽直接邻接具有大于第一深度的第二深度的第二沟槽。
根据本公开的前述和其它的实施方式，半导体器件包括：第一鳍型图案，包括在第一方向上延伸的第一长侧以及在不同于第一方向的第二方向上延伸的第一短侧；第二鳍型图案，平行于第一鳍型图案布置并包括第二长侧，第二长侧在第一方向上延伸并与第一鳍型图案的第一长侧相对；以及场绝缘膜，围绕第一鳍型图案的部分和第二鳍型图案的部分，其中第二鳍型图案包括在第一方向上突出超过第一鳍型图案的第一短侧的突出部分，限定第一鳍型图案的第一短侧的第一鳍型图案的侧壁由具有第一深度的第一沟槽的侧壁限定，第一沟槽的所述侧壁连接到具有第二深度的第二沟槽的侧壁，第二深度大于第一深度，并且相对于第一鳍型图案的顶表面，第一沟槽的所述侧壁和第二沟槽的所述侧壁在该处连接的位置定位得低于场绝缘膜的顶表面。
根据本公开的前述和其它的实施方式，半导体器件包括：有源区，由具有第一深度的第一沟槽限定；第一鳍型图案，形成在有源区中并包括第一长侧和第一短侧，第一长侧在第一方向上延伸，第一短侧在不同于第一方向的第二方向上延伸；第二鳍型图案，形成在有源区中，平行于第一鳍型图案布置，并包括第二长侧，第二长侧在第一方向上延伸并与第一鳍型图案的第一长侧相对；场绝缘膜，围绕第一鳍型图案的部分和第二鳍型图案的部分；以及栅电极，交叉第一鳍型图案和第二鳍型图案，其中第二鳍型图案包括在第一方向上突出超过第一鳍型图案的第一短侧的突出部分，栅电极交叠包括第一鳍型图案的第一短侧的第一鳍型图案的端部分，第一鳍型图案的第一长侧和第二鳍型图案的第二长侧由具有第二深度的第二沟槽限定，第二深度小于第一深度，限定第一鳍型图案的第一短侧的第一鳍型图案的侧壁的至少部分由具有第三深度的第三沟槽限定，第三沟槽的侧壁连接到第一沟槽的侧壁，第三深度小于第一深度并与第二深度相同或小于第二深度。
根据本公开的上述和其它的实施方式，制造半导体器件的方法包括：在基板上形成在第一方向上延伸并沿着不同于第一方向的第二方向布置的第一鳍掩模图案和第二鳍掩模图案；通过去除第一鳍掩模图案的部分，形成具有在第二方向上延伸的短侧的锥形鳍掩模图案，其中第二鳍掩模图案包括在第一方向上突出超过锥形鳍掩模图案的短侧的突出部分；使用锥形鳍掩模图案形成第一初始鳍型图案以及使用第二鳍掩模图案形成第二初始鳍型图案，其中第一初始鳍型图案的短侧由具有第一深度的第一沟槽限定；形成与第一沟槽的部分以及第一初始鳍型图案和第二初始鳍型图案重叠的有源区掩模图案；以及使用有源区掩模图案形成具有第二深度的第二沟槽，该第二深度大于第一深度，其中形成第二沟槽包括蚀刻第二初始鳍型图案的部分和第一初始鳍型图案的部分。
根据本公开的上述和其它的实施方式，制造半导体器件的方法包括：在基板上形成在第一方向上延伸并沿着不同于第一方向的第二方向布置的第一鳍掩模图案和第二鳍掩模图案；通过去除第一鳍掩模图案的部分，形成具有在第二方向上延伸的短侧的锥形鳍掩模图案，其中第二鳍掩模图案包括在第一方向上突出超过锥形鳍掩模图案的短侧的突出部分；使用锥形鳍掩模图案形成第一初始鳍型图案以及使用第二鳍掩模图案形成第二初始鳍型图案，其中第一初始鳍型图案的短侧由具有第一深度的第一沟槽限定；形成与第一沟槽的部分以及第一初始鳍型图案和第二初始鳍型图案重叠的有源区掩模图案；以及使用有源区掩模图案形成具有第二深度的第二沟槽，该第二深度大于第一深度，其中形成第二沟槽包括蚀刻第二初始鳍型图案的部分。
其它特征和实施方式可以从以下的详细描述、附图和权利要求变得明显。
附图说明
本发明构思的这些和/或其它的方面和优点将从以下描述变得明显并更易于理解，以下描述结合参考附图进行从而详细描述本发明构思的示例实施方式，附图中：
图1是描绘根据本公开的一些实施方式的半导体器件的布局图；
图2至图5分别是沿着图1的线A-A、B-B、C-C和D-D截取的截面图；
图6至图8是描绘根据本公开的一些实施方式的半导体器件的截面图；
图9A和图9B是描绘根据本公开的一些实施方式的半导体器件的截面图；
图10是描绘根据本公开的一些实施方式的半导体器件的布局图；
图11是沿着图10的线A-A截取的截面图；
图12至图14是描绘根据本公开的一些实施方式的半导体器件的截面图；
图15和图16是描绘根据本公开的一些实施方式的半导体器件的截面图；
图17是描绘根据本公开的一些实施方式的半导体器件的布局图；
图18是沿着图17的线E-E截取的截面图；
图19是描绘根据本公开的一些实施方式的半导体器件的截面图；
图20是描绘根据本公开的一些实施方式的半导体器件的布局图；
图21是沿着图20的线F-F截取的截面图；
图22是描绘根据本公开的一些实施方式的半导体器件的布局图；
图23是描绘根据本公开的一些实施方式的半导体器件的布局图；
图24是沿着图23的线F-F截取的截面图；
图25是描绘根据本公开的一些实施方式的半导体器件的布局图；
图26是沿着图25的线A-A截取的截面图；
图27是描绘根据本公开的一些实施方式的半导体器件的布局图；以及
图28至图35是描绘根据本公开的一些实施方式的制造半导体器件的方法的视图。
具体实施方式
图1是描绘根据本公开的一些实施方式的半导体器件的布局图。图2至图5是分别沿着图1的线A-A、B-B、C-C和D-D截取的截面图。
参照图1至图5，半导体器件可以包括第一锥形鳍型图案110、至少一个第一正常鳍型图案210、多个正常栅电极120、至少第一、第二和第三末端栅电极160_1、160_2和160_3、以及多个虚设栅电极140。
在一些实施方式中，基板100可以包括体硅基板或绝缘体上硅(SOI)基板。在另一些实施方式中，基板100可以包括硅基板或可以包括另一些材料，诸如硅锗、绝缘体上硅锗(SGOI)、铟锑化物、碲铅化合物、铟砷化物、铟磷化物、镓砷化物、镓锑化物、或本领域普通技术人员知晓的任何其它适合的基板材料。在一些实施方式中，基板100可以包括在其上形成有外延层的基底基板；然而，本公开的实施方式不限于此。
第一锥形鳍型图案110可以形成在有源区ACT中。在一些实施方式中，第一锥形鳍型图案110可以具有在第一方向X上延伸的相对长侧112以及在第二方向Y上延伸的第一短侧111a和第二短侧111b。第一锥形鳍型图案110的长侧112可以与第一锥形鳍型图案110的第一短侧111a和第二短侧111b连接。第一锥形鳍型图案110的第一短侧111a可以与第一锥形鳍型图案110的第二短侧111b相反。因此，从布局图的视角，第一锥形鳍型图案110形成具有长侧112以及短侧111a和111b的条状形状。
第一正常鳍型图案210可以形成在有源区ACT内。在有源区ACT中，也可以形成至少一个正常鳍型图案210。第一正常鳍型图案210可以具有在第一方向X上(在与第一锥形鳍型图案的长侧112类似的方向上)延伸的长侧212以及在第二方向Y上延伸的第一短侧211a和第二短侧211b(类似于以上短侧111a和111b)。第一正常鳍型图案210的长侧212可以连接第一正常鳍型图案210的第一短侧211a和第二短侧211b，产生基本上条状形状。第一正常鳍型图案210的第一短侧211a可以与第一正常鳍型图案210的第二短侧211b相反。
在一些实施方式中，第一正常鳍型图案210可以与第一锥形鳍型图案110平行地定位。例如，从布局图，第一正常鳍型图案210的长侧212可以平行于第一锥形鳍型图案110的长侧112。也就是，第一锥形鳍型图案110和第一正常鳍型图案210可以沿着第二方向Y布置。
第一正常鳍型图案210可以在第一方向X上延伸超过第一锥形鳍型图案110的第一短侧111a，使其从布局图看起来较长。也就是，当从第二方向Y看时，第一正常鳍型图案210的一部分与第一锥形鳍型图案110重叠，并且第一正常鳍型图案210的剩余部分不与第一锥形鳍型图案110重叠。
例如，第一正常鳍型图案210的第二短侧211b和第一锥形鳍型图案110的第二短侧111b可以沿着Y方向布置。
在一些实施方式中，没有额外的锥形鳍型图案可以位于第一正常鳍型图案210和第一锥形鳍型图案110之间。以此方式，第一正常鳍型图案210和第一锥形鳍型图案110被认为是相邻的图案。
第一锥形鳍型图案110和第一正常鳍型图案210可以占基板100的部分，并且每个可以包括从基板100生长的外延层。在一些实施方式中，第一锥形鳍型图案110和第一正常鳍型图案210可以由相同的材料组成。第一锥形鳍型图案110和第一正常鳍型图案210可以包括元素半导体材料，诸如例如硅(Si)或锗(Ge)。或者，第一锥形鳍型图案110和第一正常鳍型图案210可以包括化合物半导体，诸如例如IV-IV族化合物半导体、III-V族化合物半导体、或本领域普通技术人员知晓的任何其它适合的元素半导体或化合物半导体。
例如，在IV-IV族化合物半导体的情况下，第一锥形鳍型图案110和第一正常鳍型图案210可以包括包含碳(C)、Si、Ge和锡(Sn)中的至少两种的二元化合物或三元化合物、或通过用IV族元素掺杂该二元或三元化合物获得的化合物。这表明化合物半导体可以包括来自周期表的IV族的多种元素。
例如，在III-V族化合物半导体的情况下，第一锥形鳍型图案110和第一正常鳍型图案210可以由通过将至少一种III族元素诸如铝(Al)、镓(Ga)和铟(In)与V族元素诸如磷(P)、砷(As)和锑(Sb)结合而获得的二元、三元或四元化合物组成。
III-V族化合物半导体允许具有12种常见组合的各种可能的化合物，化合物的组中的最重要的包括GaAs、InP、GaP和GaN。
在这里接下来的描述中，假设第一锥形鳍型图案110和第一正常鳍型图案210是包括Si的Si鳍型图案。
其中形成第一锥形鳍型图案110和第一正常鳍型图案210的有源区ACT可以通过具有深度D1的深沟槽DT限定。
第一锥形鳍型图案110和第一正常鳍型图案210可以由具有深度D3的鳍沟槽FT限定，如图5所示。在一些实施方式中，鳍沟槽FT的深度D3可以小于深沟槽DT的深度D1。例如，第一锥形鳍型图案110的长侧112和第一正常鳍型图案210的长侧212可以由鳍沟槽FT限定。此外，限定第一锥形鳍型图案110的长侧112的第一锥形鳍型图案110的长侧壁112s(注意到，在这种情况下，并且在这里的其它附图标记中，字母“s”用作附图标记的部分，因为其涉及术语“侧壁”，其不被用于如平常一样使该词成为复数)和限定第一正常鳍型图案210的长侧212的第一正常鳍型图案210的长侧壁212s可以由鳍沟槽FT限定或者被限定在鳍沟槽FT处。
第一锥形鳍型图案110的第一短侧壁111as可以限定第一锥形鳍型图案110的第一短侧111a。第一锥形鳍型图案110的第一短侧壁111as的至少部分可以由具有深度D2的第一浅沟槽ST1限定。在一些实施方式中，第一锥形鳍型图案110的第一短侧壁111as可以至少部分地包括第一浅沟槽ST1的侧壁。
在一些实施方式中，第一浅沟槽ST1的深度D2可以小于深沟槽DT的深度D1。第一浅沟槽ST1的深度D2可以与鳍沟槽FT的深度D3相同或小于鳍沟槽FT的深度D3，因此产生鳍形状。例如，深沟槽DT的深度D1、第一浅沟槽ST1的深度D2和鳍沟槽FT的深度D3可以参照第一锥形鳍型图案110的顶表面限定。
参照图2和图5，第一浅沟槽ST1的深度D2可以是与鳍沟槽FT的深度D3相同的深度。
在一些实施方式中，限定第一锥形鳍型图案110的第一短侧壁111as的第一浅沟槽ST1可以直接邻接深沟槽DT。当在这里使用时，表述“第一浅沟槽ST1直接邻接深沟槽DT”表示在深沟槽DT和第一浅沟槽ST1之间没有具有深度D2的浅沟槽。
在一些实施方式中，深沟槽DT的侧壁和第一浅沟槽ST1的侧壁可以彼此连接。第一连接部分TCP1可以提供在深沟槽DT的侧壁与第一浅沟槽ST1的侧壁之间。深沟槽DT的侧壁和第一浅沟槽ST1的侧壁可以经由第一连接部分TCP1连接。第一连接部分TCP1可以连接第一锥形鳍型图案110的第一短侧壁111as和深沟槽DT的侧壁。在一些实施方式中，第一连接部分TCP1可以位于锥形附近，其也被示出为在鳍连接中的弯曲。
第一连接部分TCP1可以形成在深沟槽DT的侧壁和第一浅沟槽ST1的侧壁相连的位置处并可能沿着弯曲的锥形区域形成。第一连接部分TCP1可以由第一浅沟槽ST1限定。第一连接部分TCP1可以包括第一浅沟槽ST1的底表面。参照图2和图5，第一连接部分TCP1的深度(即第二深度D2)可以与鳍沟槽FT的深度D3相同。
例如，在一些实施方式中，第一连接部分TCP1和深沟槽DT的侧壁在该处连接的部分可以具有有角的形状，也被称为弯曲形状或锥形形状。在一些实施方式中，第一浅沟槽ST1的底表面和深沟槽DT的侧壁在该处连接的部分没有被圆化，而是替代地形成另一几何形状。
第一连接部分TCP1的高度可以参照深沟槽DT的底部在第一深度D1至第二深度D2的范围内。深沟槽DT的侧壁和第一浅沟槽ST1的侧壁在该处相连的部分的高度可以在第一深度D1至第二深度D2的范围内。
深沟槽DT的侧壁的倾斜可以采用各种形状，并且第一浅沟槽ST1的侧壁的倾斜仅表示许多可能的倾斜中的一种。
第一锥形鳍型图案110的第二短侧壁111bs可以限定第一锥形鳍型图案110的第二短侧111b。第一锥形鳍型图案110的第二短侧壁111bs可以由深沟槽DT限定。第一锥形鳍型图案110的第二短侧壁111bs可以至少部分地包括深沟槽DT的侧壁。
限定第一正常鳍型图案210的第二短侧211b的第一正常鳍型图案210的短侧壁211bs可以由深沟槽DT限定。短侧壁211bs可以包括深沟槽DT的侧壁。在另一些实施方式中，限定第一正常鳍型图案210的第一短侧211a的第一正常鳍型图案210的短侧壁也可以由深沟槽DT限定(未示出)。
参照图4和图5，深沟槽DT可以形成在半导体器件的其中将形成第一锥形鳍型图案110的区域中。
场绝缘膜105可以形成在基板100上。在一些实施方式中，场绝缘膜105可以包括近似形成在形成有沟槽的基板100的整个表面上的氧化物膜，然后该氧化物膜被回蚀刻，从而形成用于填充该沟槽的场绝缘膜105。
在一些实施方式中，场绝缘膜105可以部分地填充深沟槽DT、第一浅沟槽ST1和鳍沟槽FT。此外，在一些实施方式中，场绝缘膜105可以围绕第一锥形鳍型图案110的一部分和第一正常鳍型图案210的一部分。此外，场绝缘膜105可以部分地覆盖第一锥形鳍型图案110的长侧壁112s和第一短侧壁111as与第二短侧壁111bs以及第一正常鳍型图案210的长侧壁212s和短侧壁211bs。
第一锥形鳍型图案110的顶表面和第一正常鳍型图案210的顶表面可以突出超过或越过场绝缘膜105的顶表面，该场绝缘膜105形成在第一锥形鳍型图案110的长侧壁112s和第一正常鳍型图案210的长侧壁212s上。第一锥形鳍型图案110和第一正常鳍型图案210可以通过场绝缘膜105以各种方式限定。
从图4和图5的视角，场绝缘膜105的顶表面可以相对于第一锥形鳍型图案110的顶表面位于比深沟槽DT的侧壁与第一浅沟槽ST1的侧壁相连的部分高的位置处。例如，从第一锥形鳍型图案110的顶表面到场绝缘膜105的顶表面的距离可以小于第一浅沟槽ST1的深度D2。
在一些实施方式中，第一连接部分TCP1也可以被场绝缘膜105覆盖。
在一些实施方式中，场绝缘膜105可以包括以下化合物中的一种或更多种：硅氧化物、硅氮化物、硅氮氧化物、可流动的氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、二苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔的聚合物材料、其组合以及其它适合的绝缘材料。
在一些实施方式中，场绝缘膜105可以包括形成在第一锥形鳍型图案110与场绝缘膜105之间以及在第一正常鳍型图案210与场绝缘膜105之间的至少一个场衬层膜。在场绝缘膜105包括场衬层膜的情况下，场衬层膜可以包括多晶硅、非晶硅、硅氮氧化物、硅氮化物、硅氧化物以及其它适合的材料中的至少一种。
图2和图4示出其中场绝缘膜105的填充部分深沟槽DT的部分包括与场绝缘膜105的填充部分第一浅沟槽ST1和鳍沟槽FT的部分相同的材料。然而，本公开的实施方式不限于此。例如，在一些实施方式中，场绝缘膜105的填充部分深沟槽DT的部分可以包括与场绝缘膜105的填充部分第一浅沟槽ST1以及鳍沟槽FT的部分不同的材料。
正常栅电极120可以沿着第二方向Y在场绝缘膜105之上延伸。正常栅电极120可以形成在第一锥形鳍型图案110和第一正常鳍型图案210上以交叉第一锥形鳍型图案110和第一正常鳍型图案210。在另一些实施方式中，正常栅电极120可以形成在第一正常鳍型图案210上以交叉第一正常鳍型图案210。
在一些实施方式中，正常栅电极120可以与第一锥形鳍型图案110的长侧112和/或第一正常鳍型图案210的长侧212重叠，如图1所示。在一些实施方式中，正常栅电极120不与第一锥形鳍型图案110的第一短侧111a和第二短侧111b以及第一正常鳍型图案210的第一短侧211a和第二短侧211b重叠。
也在图1中示出，第一末端栅电极160_1、第二末端栅电极160_2和第三末端栅电极160_3可以沿着第二方向Y在场绝缘膜105之上延伸。第一末端栅电极160_1和第二末端栅电极160_2可以形成在第一锥形鳍型图案110和第一正常鳍型图案210上，并可以交叉第一锥形鳍型图案110和第一正常鳍型图案210。第三末端栅电极160_3可以形成在第一正常鳍型图案210上以交叉第一正常鳍型图案210。
第一末端栅电极160_1可以与第一锥形鳍型图案110的第一端部分重叠，第一锥形鳍型图案110的第一端部分包括或包含第一锥形鳍型图案110的第一短侧111a。第二末端栅电极160_2可以与第一锥形鳍型图案110的第二端部分重叠，第一锥形鳍型图案110的第二端部分包括或包含第一锥形鳍型图案110的第二短侧111b。在其中第一正常鳍型图案210的第二短侧211b和第一锥形鳍型图案110的第二短侧111b在第二方向Y上延伸的实施方式中，第二末端栅电极160_2可以与第一正常鳍型图案210的第二端部分重叠，第一正常鳍型图案210的第二端部分包括第一正常鳍型图案210的第二短侧211b。在一些实施方式中，第三末端栅电极160_3可以与第一正常鳍型图案210的第一端部分重叠，第一正常鳍型图案210的第一端部分包括第一正常鳍型图案210的第一短侧211a。
注意到，在图1的布局图中，正常栅电极120以及第一至第三末端栅电极160_1、160_2和160_3基本上彼此平行并基本上垂直于第一锥形鳍型图案110和第一正常鳍型图案210。其它的配置是可能的，包括非平行和非垂直的配置。
图2和图3描绘了一实施方式，其中第一末端栅电极160_1围绕第一锥形鳍型图案110的第一端部分，第二末端栅电极160_2围绕第一锥形鳍型图案110的第二端部分和第一正常鳍型图案210的第二端部分，并且第三末端栅电极160_3围绕第一正常鳍型图案210的第一端部分。在一些实施方式中，第一末端栅电极160_1、第二末端栅电极160_2和第三末端栅电极160_3的至少一些与第一锥形鳍型图案110的顶表面和/或第一正常鳍型图案210的顶表面重叠就足够。
从布局图的视角，第一末端栅电极160_1可以与第一浅沟槽ST1的侧壁和深沟槽DT的侧壁相连的位置重叠。在一个实施方式中，在布局图中，第一末端栅电极160_1可以与第一连接部分TCP1至少部分地重叠。在布局图中，第一末端栅电极160_1可以与整个第一连接部分TCP1以及深沟槽DT的侧壁的至少部分重叠。
一个正常栅电极120可以形成在第一末端栅电极160_1和第二末端栅电极160_2之间，并且八个正常栅电极120可以形成在第一末端栅电极160_1和第三末端栅电极160_3之间。然而，本公开不限于此实施方式。例如，在一些实施方式中，没有正常栅电极提供或定位在一对相邻的末端栅电极之间。
虚设栅电极140可以沿着第二方向Y在场绝缘膜105之上延伸。在一些实施方式中，虚设栅电极140不交叉第一锥形鳍型图案110和第一正常鳍型图案210。
正常栅电极120以及第一、第二和第三末端栅电极160_1、160_2和160_3可以位于虚设栅电极140之间。第一锥形鳍型图案110和第一正常鳍型图案210可以位于虚设栅电极140之间。
在一些实施方式中，正常栅电极120、第一、第二和第三末端栅电极160_1、160_2和160_3以及虚设栅电极140可以包括钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(Mo)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)、其组合以及用于形成栅电极的其它适合材料中的至少一种。
正常栅电极120、第一、第二和第三末端栅电极160_1、160_2和160_3以及虚设栅电极140可以例如使用置换工艺或后栅极工艺形成；然而，本公开的实施方式不限于此。
在一些实施方式中，正常间隔物135可以形成在每个正常栅电极120的侧壁上。正常间隔物135可以限定正常栅极沟槽135t。每个正常栅电极120可以形成在正常栅极沟槽135t中。末端间隔物175可以形成在第一、第二和第三末端栅电极160_1、160_2和160_3的每个的侧壁上。末端间隔物175的几何结构可以限定末端栅极沟槽175t。第一、第二和第三末端栅电极160_1、160_2和160_3的每个可以形成在末端栅极沟槽175t中。在一些实施方式中，虚设间隔物145可以形成在每个虚设栅电极140的侧壁上。虚设间隔物145可以限定虚设栅极沟槽145t。每个虚设栅电极140可以形成且限定在虚设栅极沟槽145t中。正常间隔物135、虚设间隔物145和末端间隔物175可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)以及任何其它适合的间隔物材料中的至少一种。
在布局图中，末端间隔物175可以与第一连接部分TCP1部分地重叠。在另一些实施方式中，末端间隔物175可以与深沟槽DT的侧壁至少部分地重叠。
正常栅极绝缘膜130和末端栅极绝缘膜170可以形成在包括第一锥形鳍型图案110、第一正常鳍型图案210和场绝缘膜105的许多表面中的任一个上。正常栅极绝缘膜130可以沿着正常栅极沟槽135t的侧壁和底表面形成。此外，末端栅极绝缘膜170可以沿着末端栅极沟槽175t的侧壁和底表面形成。正常栅极绝缘膜130和末端栅极绝缘膜170可以沿着第一锥形鳍型图案110的突出超过场绝缘膜105的轮廓或侧壁部分和/或第一正常鳍型图案210的也突出超过场绝缘膜105的轮廓形成。正常栅电极120可以形成在正常栅极绝缘膜130上，第一、第二和第三末端栅电极160_1、160_2和160_3可以分别形成在末端栅极绝缘膜170上。虚设栅极绝缘膜142可以沿着场绝缘膜105的顶表面形成。虚设栅极绝缘膜142可以沿着虚设栅极沟槽145t的侧壁和底表面形成。
如图2和图3中描绘的，界面膜可以形成在正常栅极绝缘膜130和第一锥形鳍型图案110之间、在正常栅极绝缘膜130和第一正常鳍型图案210之间、在末端栅极绝缘膜170和第一锥形鳍型图案110之间、以及在末端栅极绝缘膜170和第一正常鳍型图案210之间。在第一锥形鳍型图案110和第一正常鳍型图案210是Si鳍型图案的情况下，界面膜可以包括硅氧化物。
在一些实施方式中，正常栅极绝缘膜130、虚设栅极绝缘膜142和末端栅极绝缘膜170可以包括具有比硅氧化物膜高的介电常数的高k材料。高k材料可以包括从铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铌酸铅锌、其组合以及其它适合的材料的组中的至少一种。
第一外延图案150可以形成在正常栅电极120与第一和第二末端栅电极160_1和160_2之间或在不同的正常栅电极120之间。另外，第一外延图案150可以形成在第一锥形鳍型图案110上。第二外延图案250可以形成在正常栅电极120与第一和第二末端栅电极160_1和160_2之间或在正常栅电极120之间。类似地，第二外延图案250可以形成在第一正常鳍型图案210上。
第一外延图案150可以被包括在使用第一锥形鳍型图案110作为沟道区的晶体管的源极和漏极中，第二外延图案250可以被包括在使用第一正常鳍型图案210作为沟道区的晶体管的源极和漏极中。图4示出形成在相应一对相邻的第一正常鳍型图案210上的一对第二外延图案250被彼此接触地设置；然而，本公开的实施方式不限于此。
在一些实施方式中，层间绝缘膜190可以包括下层间绝缘膜191和上层间绝缘膜192。下层间绝缘膜191可以覆盖第一外延图案150和第二外延图案250。
在一个实施方式中，下层间绝缘膜191的顶表面可以与正常栅电极120的顶表面、虚设栅电极140的顶表面以及第一、第二和第三末端栅电极160_1、160_2和160_3的顶表面共平面。上层间绝缘膜192形成在下层间绝缘膜191上。上层间绝缘膜192分别形成在正常栅电极120的顶表面、虚设栅电极140的顶表面以及第一、第二和第三末端栅电极160_1、160_2和160_3的顶表面上。
下层间绝缘膜191和上层间绝缘膜192可以包括从例如硅氧化物、硅氮化物、硅氮氧化物、FOX、TOSZ、USG、BSG、PSG、BPSG、PETEOS、FSG、CDO、干凝胶、气凝胶、非晶氟化碳、OSG、聚对二甲苯、BCB、SiLK、聚酰亚胺、多孔的聚合物材料、其组合以及任何其它适合的绝缘材料的组选出的膜。
图6至图8是描绘根据本公开的一些实施方式的半导体器件的截面图。为方便起见，图6至图8的实施方式将在下文被描述，主要集中在与图1至图5的实施方式的差异上。
参照图6，第一锥形鳍型图案110的第一短侧壁111as的第一连接部分TCP1可以被相对地圆化，与尖锐的或方形的界面相反。
示出了其中第一连接部分TCP1和深沟槽DT的侧壁连接的实施方式，并且在一些实施方式中，第一连接部分TCP1和深沟槽DT的侧壁在该处连接的部分可以具有圆化形状。第一浅沟槽ST1的底表面和深沟槽DT的侧壁在该处被连接的部分可以以某些配置圆化。
参照图7和图8中绘出的实施方式的配置，在一些实施方式中，深沟槽DT的侧壁可以直接连接到第一浅沟槽ST1的侧壁。
深沟槽DT的侧壁的坡度α2可以不同于第一浅沟槽ST1的侧壁的坡度α1。
在这个实施方式中，第一连接部分TCP1没有形成在深沟槽DT的侧壁与第一浅沟槽ST1的侧壁之间。然而，相对于第一锥形鳍型图案110的顶表面，场绝缘膜105的顶表面可以定位得高于深沟槽DT的侧壁和第一浅沟槽ST1的侧壁在该处连接的部分。
参照图5、图7和图8，在一些实施方式中，深沟槽DT的侧壁和第一浅沟槽ST1的侧壁在该处直接相遇的部分的深度可以小于鳍沟槽FT的底表面的深度D3；然而，本公开的实施方式不限于此。
在深沟槽DT的侧壁和第一浅沟槽ST1的侧壁直接相遇的部分高于鳍沟槽FT的底表面的情况下，第一锥形鳍型图案110的第一短侧壁111as可以包括深沟槽DT的侧壁的部分和第一浅沟槽ST1的侧壁的全部或部分。
参照图7，深沟槽DT的侧壁的坡度α2可以小于第一浅沟槽ST1的侧壁的坡度α1。或者，参照图8，深沟槽DT的侧壁的坡度α2可以大于第一浅沟槽ST1的侧壁的坡度α1。
图9A和图9B是描绘根据本公开的一些实施方式的半导体器件的截面图。为方便起见，图9A和图9B的实施方式将在下文被描述，主要集中在与图1至图5的实施方式的差异上。
参照图9A，第一锥形鳍型图案110的第二短侧壁111bs(其限定第一锥形鳍型图案110的第二短侧111b(未示出))的至少部分可以由具有深度D4的第二浅沟槽ST2限定。第一锥形鳍型图案110的第二短侧壁111bs可以包括第二浅沟槽ST2的侧壁或部分侧壁。限定第一锥形鳍型图案110的第二短侧壁111bs的第二浅沟槽ST2可以直接邻接深沟槽DT。
在一些实施方式中，第二浅沟槽ST2的深度D4可以小于深沟槽DT的深度D1。第二浅沟槽ST2的深度D4可以参照第一锥形鳍型图案110的顶表面限定。
在本实施方式中，第一浅沟槽ST1和第二浅沟槽ST2可以被同时形成。第二浅沟槽ST2的深度D4可以与第一浅沟槽ST1的深度D2基本上相同。
深沟槽DT的侧壁和第二浅沟槽ST2的侧壁可以连接。在一些实施方式中，第二连接部分TCP2提供在深沟槽DT的侧壁与第二浅沟槽ST2的侧壁之间。深沟槽DT的侧壁和第二浅沟槽ST2的侧壁可以经由第二连接部分TCP2连接。
在一些实施方式中，第二连接部分TCP2可以连接第一锥形鳍型图案110的第二短侧壁111bs与深沟槽DT的侧壁。第二连接部分TCP2可以形成在半导体器件的在该处深沟槽DT的侧壁与第二浅沟槽ST2的侧壁连接的部分处。第二连接部分TCP2可以包括第二浅沟槽ST2的底表面。
在一些实施方式中，第二连接部分TCP2在第一方向X上的宽度可以不同于第一连接部分TCP1在第一方向X上的宽度。在第二连接部分TCP2具有与第一连接部分TCP1不同的宽度的情况下，第二连接部分TCP2在第一方向X上的宽度可以大于第一连接部分TCP1在第一方向X上的宽度。在一些实施方式中，第一连接部分TCP1和第二连接部分TCP2的各自的宽度可以是相同的。
在布局图中，第二末端栅电极160_2可以与第二浅沟槽ST2的侧壁重叠。在平面图中，第二末端栅电极160_2可以与第二连接部分TCP2部分地重叠。
在布局图中，第二末端栅电极160_2不与深沟槽DT的侧壁重叠。在布局图中，深沟槽DT的侧壁的至少部分可以与邻近第一锥形鳍型图案110的第二短侧111b的虚设栅电极140重叠。
图9A描绘了其中第二连接部分TCP2被提供来连接深沟槽DT的侧壁和第二浅沟槽ST2的侧壁的实施方式。这允许深沟槽DT的侧壁和第二浅沟槽ST2的侧壁可以彼此直接连接的供选择的配置。
尽管没有被精确地示出，但是限定第一正常鳍型图案210的第二短侧211b的第一正常鳍型图案210的短侧壁也可以由具有深度D4的第二浅沟槽ST2限定。
在一些实施方式中，相对于第一锥形鳍型图案110的顶表面，场绝缘膜105的顶表面定位得高于深沟槽DT的侧壁和第二浅沟槽ST2的侧壁连接的位置。从第一锥形鳍型图案110的顶表面到场绝缘膜105的顶表面的距离可以小于第二浅沟槽ST2的深度D4。
参照图9B，第一浅沟槽ST1的深度D2可以小于鳍沟槽FT的深度(例如图5的深度D3)。
在此实施方式中，第一锥形鳍型图案110的第一短侧壁111as可以包括深沟槽DT的侧壁和第一浅沟槽ST1的侧壁。第一锥形鳍型图案110的第一短侧壁111as可以形成为连接深沟槽DT的侧壁和第一浅沟槽ST1的侧壁。
深沟槽DT的侧壁和第一浅沟槽ST1的侧壁在该处被连接的第一连接部分TCP1的深度D2可以小于鳍沟槽FT的深度D3和深沟槽DT的深度D1。
图10是描绘根据本公开的一些实施方式的半导体器件的布局图。图11是沿着图10的线A-A截取的截面图。为方便起见，图10和图11的实施方式将在这里被描述，主要集中在与图1至图5的实施方式的差异上。
参照图10和图11中示出的实施方式，深沟槽DT没有沿着布置在第二方向Y上的第一锥形鳍型图案110的第二短侧111b和第一正常鳍型图案210的第二短侧211b形成。
在本实施方式中，限定第一锥形鳍型图案110的第二短侧111b的第一锥形鳍型图案110的第二短侧壁111bs可以由具有深度D4的第二浅沟槽ST2限定。第一锥形鳍型图案110的第二短侧壁111bs可以包括第二浅沟槽ST2的侧壁。限定第一正常鳍型图案210的第二短侧211b的第一正常鳍型图案210的短侧壁211bs也可以由第二浅沟槽ST2限定。第一正常鳍型图案210的短侧壁211bs可以包括第二浅沟槽ST2的侧壁。
在一些实施方式中，第二浅沟槽ST2的深度D4可以小于深沟槽DT的深度D1。第一浅沟槽ST1和第二浅沟槽ST2可以被同时形成。第二浅沟槽ST2的深度D4可以与第一浅沟槽ST1的深度D2基本上相同。
图12至图14是描绘根据本公开的一些实施方式的半导体器件的截面图。为方便起见，图12至图14的实施方式将在下面被描述，主要集中在相对于图1至图5的实施方式的差异上。
参照图12，半导体器件还可以包括正常栅极盖图案121、虚设栅极盖图案141和末端栅极盖图案161。
在一些实施方式中，正常栅电极120可以部分地填充正常栅极沟槽135t并且正常栅极盖图案121可以形成在正常栅电极120上。正常栅极盖图案121可以填充正常栅极沟槽135t的没有用正常栅电极120填充的部分。第一末端栅电极160_1和第二末端栅电极160_2可以部分地填充它们自己的末端栅极沟槽175t。末端栅极盖图案161可以分别形成在第一末端栅电极160_1和第二末端栅电极160_2上。末端栅极盖图案161可以填充末端栅极沟槽175t的没有用第一末端栅电极160_1和第二末端栅电极160_2填充的部分。虚设栅极盖图案141可以部分地填充虚设栅极沟槽145t。
图12示出其中正常栅极绝缘膜130没有形成在正常栅极盖图案121与一对正常间隔物135之间并且末端栅极绝缘膜170没有形成在末端栅极盖图案161与相应对的末端间隔物175之间的实施方式，但是本公开不限于此。
正常栅极盖图案121的顶表面、末端栅极盖图案161的顶表面和虚设栅极盖图案141的顶表面可以与下层间绝缘膜191的顶表面共平面。正常栅极盖图案121、末端栅极盖图案161和虚设栅极盖图案141可以包括相对于下层间绝缘膜191具有蚀刻选择性的材料。在各个实施方式中，正常栅极盖图案121、末端栅极盖图案161和虚设栅极盖图案141可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)、其组合以及其它适合的栅极盖材料中的至少一种。这个列表不是排它的，可以使用本领域技术人员已知的另外的材料。
参照图13，深沟槽DT可以包括凹入部分DT_RP，该凹入部分DT_RP形成在深沟槽DT的侧壁和底表面在D1以下的水平面处相遇的位置处。
凹入部分DT_RP的深度可以相对于第一锥形鳍型图案110的顶表面变化。
参照图14，半导体器件还可以包括突起结构PRT。突起结构PRT可以邻近一对第一正常鳍型图案210中的在几何学上更远离第一锥形鳍型图案110的那一个形成。
在另一些实施方式中，突起结构PRT可以形成在第一正常鳍型图案210的长侧与深沟槽DT之间。突起结构PRT可以位于形成在第一正常鳍型图案210的一侧的鳍沟槽FT与深沟槽DT之间的边界处。在一些实施方式中，突起结构PRT可以形成在有源区ACT(没有在图14中示出，但是在整个说明书中说明)的边界处。
突起结构PRT可以形成为从鳍沟槽FT的底部突出。突起结构PRT可以形成为低于场绝缘膜105的顶表面。
图15和图16是描绘根据本公开的一些实施方式的半导体器件的截面图。为方便起见，图15和图16的实施方式将在下文被描述，主要集中在与图1至图5的实施方式的差异上。
参照图15和图16，根据图15和图16的实施方式的半导体器件还可以包括位于外延图案250之上的接触280。接触280可以形成在层间绝缘膜190中。接触280可以电连接到第二外延图案250。第二外延图案250被示出为连接到接触280而使其部分被蚀刻。实施方式不限于此示例图示中绘出的配置。
参照图15，接触280可以形成在第二外延图案250上。在一些实施方式中，接触280避免与场绝缘膜105直接接触。此外，在一些实施方式中，接触280避免在第一方向X上与第一锥形鳍型图案110的第一短侧111a重叠。
参照图16，在另一些实施方式中，接触280的一部分可以与场绝缘膜105接触地设置。也就是，接触280可以包括在第一方向X上与第一锥形鳍型图案110的第一短侧111a(没有在此附图中示出，但是参照以上附图)重叠的部分。
图17是描绘根据本公开的一些实施方式的半导体器件的布局图。图18是沿着图17的线E-E截取的截面图。为方便起见，图17和图18的实施方式将在下文被描述，主要集中在与图1至图5的实施方式的差异上。
参照图17和图18，半导体器件还可以包括第二锥形鳍型图案310。
在一些实施方式中，第二锥形鳍型图案310可以位于有源区ACT中。第二锥形鳍型图案310可以具有在第一方向X上延伸的长侧312以及在第二方向Y上延伸的第一短侧311a和第二短侧311b。当从布局图的视角看时，这形成条状形状。在一些实施方式中，第二锥形鳍型图案310的长侧312可以连接第二锥形鳍型图案310的第一短侧311a和第二短侧311b。第二锥形鳍型图案310的第一短侧311a可以位于关于第二锥形鳍型图案310的第二短侧311b的相反的位置上。
在一些实施方式中，第二锥形鳍型图案310可以与第一锥形鳍型图案110和第一正常鳍型图案210平行地设置或定位。第二锥形鳍型图案310的长侧312可以与第一锥形鳍型图案110的长侧112和第一正常鳍型图案210的长侧212相对。第一锥形鳍型图案110可以设置或定位在第一正常鳍型图案210和第二锥形鳍型图案310之间。
第一正常鳍型图案210可以包括在第一方向(X)上突出超过第二锥形鳍型图案310的第一短侧311a的突出部分。也就是，当从第二方向(Y)看时，第一正常鳍型图案210的部分与第二锥形鳍型图案310重叠，并且第一正常鳍型图案210的剩余部分不与第二锥形鳍型图案310重叠。第二锥形鳍型图案310的长侧312可以由鳍沟槽FT限定。
第二锥形鳍型图案310的第一短侧壁311as可以限定第二锥形鳍型图案310的第一短侧311a。在一些实施方式中，第二锥形鳍型图案310的第一短侧壁311as的至少一部分可以由具有深度D2的第一浅沟槽ST1限定。
第二锥形鳍型图案310的第一短侧壁311as可以包括第一浅沟槽ST1的侧壁。第二锥形鳍型图案310的第一短侧壁311as可以连接到深沟槽DT的侧壁。限定第二锥形鳍型图案310的第一短侧壁311as的第一浅沟槽ST1可以直接邻接深沟槽DT。
在一些实施方式中，第一连接部分TCP1可以形成在深沟槽DT的侧壁与第一浅沟槽ST1的侧壁之间的区域或地方中。这限定了第二锥形鳍型图案310的第一短侧壁311as。第一锥形鳍型图案110的第一短侧壁111as和第二锥形鳍型图案310的第一短侧壁311as可以被同时形成。
在一些实施方式中，限定第二锥形鳍型图案310的第二短侧311b的第二锥形鳍型图案310的第二短侧壁311bs可以由相同的深沟槽DT限定。第二锥形鳍型图案310的第二短侧壁311bs可以包括深沟槽DT的侧壁。
在一些实施方式中，第一末端栅电极160_1和第二末端栅电极160_2可以形成在第一锥形鳍型图案110、第二锥形鳍型图案310和/或第一正常鳍型图案210上。在另一些实施方式中，第一末端栅电极160_1和第二末端栅电极160_2可以定位为交叉第一锥形鳍型图案110、第二锥形鳍型图案310和第一正常鳍型图案210。在另一些实施方式中，第一末端栅电极160_1可以与包括第二锥形鳍型图案310的第一短侧311a的第二锥形鳍型图案310的第一端部分重叠。此外，第二末端栅电极160_2可以与包括第二锥形鳍型图案310的第二短侧311b的第二锥形鳍型图案310的第二端部分重叠。
图18描绘了第一末端栅电极160_1围绕第二锥形鳍型图案310的第一端部分并且第二末端栅电极160_2围绕第二锥形鳍型图案310的第二端部分，但是本公开不限于此，因为对于本领域普通技术人员来说可采用其它选项和变化。也就是，第一末端栅电极160_1和第二末端栅电极160_2中的至少一个与第二锥形鳍型图案310的顶表面重叠就足够了。
在一些实施方式中，当从布局图的视角看时，第一末端栅电极160_1可以与限定第二锥形鳍型图案310的第一短侧壁311as的第一浅沟槽ST1的侧壁与深沟槽DT的侧壁在该处连接的位置重叠。例如，在布局图中，第一末端栅电极160_1可以与第一连接部分TCP1至少部分地重叠，第一连接部分TCP1直接连接到第二锥形鳍型图案310的第一短侧壁311as。在布局图中，第一末端栅电极160_1可以与整个第一连接部分TCP1以及深沟槽DT的至少部分侧壁重叠，该第一连接部分TCP1连接到第二锥形鳍型图案310的第一短侧壁311as。
在一些实施方式中，虚设栅电极140不交叉第二锥形鳍型图案310。第二锥形鳍型图案310可以设置或定位在虚设栅电极140之间。
第三外延图案350可以形成在正常栅电极120与第一末端栅电极160_1和第二末端栅电极160_2之间或在正常栅电极120之间。第三外延图案350可以形成在第二锥形鳍型图案310上。
图19是描绘根据本公开的一些实施方式的半导体器件的截面图。为方便起见，图19的实施方式将在这里描述，主要集中在与图17和图18的实施方式的差异和区别上。
参照图19，限定第二锥形鳍型图案310的第一短侧311a的第二锥形鳍型图案310的第一短侧壁311as可以由深沟槽DT限定。第二锥形鳍型图案310的第一短侧壁311as可以包括深沟槽DT的侧壁。
在一些实施方式中，第一锥形鳍型图案110的第一短侧壁(图2的111as)可以通过形成第一浅沟槽ST1的方法和形成深沟槽DT的方法形成。另一方面，第二锥形鳍型图案310的第一短侧壁311as可以通过形成深沟槽DT的工艺形成，而不需要形成第一浅沟槽ST1的工艺。
在一些示例中，诸如形成有三个或更多个锥形鳍型图案的情况，如图17所示，与第一末端栅电极160_1重叠的锥形鳍型图案的短侧壁可以由第一浅沟槽ST1的侧壁限定。与第一末端栅电极160_1重叠的锥形鳍型图案的短侧壁可以连接到深沟槽DT的侧壁。
在另一示例中，邻近第一正常鳍型图案210的锥形鳍型图案的短侧壁的至少部分可以由第一浅沟槽ST1的侧壁限定。另一方面，远离第一正常鳍型图案210的锥形鳍型图案的短侧壁可以由深沟槽DT限定。
图20是描绘根据本公开的一些实施方式的半导体器件的布局图。图21是沿着图20的线F-F截取的截面图。为方便起见，图20和图21的实施方式将在这里描述，主要集中在与图1至图5的实施方式的差异上。
参照图20和图21，半导体器件还可以包括第三锥形鳍型图案410和第四末端栅电极160_4。
第三锥形鳍型图案410可以形成在有源区ACT中。第三锥形鳍型图案410可以具有在第一方向X上延伸的长侧412以及在第二方向Y上延伸的第一短侧411a和第二短侧411b。第三锥形鳍型图案410的长侧412可以连接第三锥形鳍型图案410的第一短侧411a和第二短侧411b。从布局图的视角，第三锥形鳍型图案410的形状通常是矩形。
第三锥形鳍型图案410的第一短侧411a可以与第三锥形鳍型图案410的第二短侧411b相反。第三锥形鳍型图案410的长侧412可以与第一正常鳍型图案210的长侧212相对。第三锥形鳍型图案410的第一短侧411a可以与第一锥形鳍型图案110的第一短侧111a相反。
第一正常鳍型图案210可以包括在第一方向X上突出超过第三锥形鳍型图案410的第一短侧411a的部分。也就是，当从第二方向Y看时，第一正常鳍型图案210的部分与第三锥形鳍型图案410重叠，并且第一正常鳍型图案210的剩余部分不与第三锥形鳍型图案410重叠。
参照图20，第一正常鳍型图案210的第一短侧211a和第三锥形鳍型图案410的第二短侧411b可以沿着第二方向Y布置。第三锥形鳍型图案410的长侧412可以由鳍沟槽FT或鳍沟槽FT的形状限定。
在一些实施方式中，没有额外的锥形鳍型图案形成在第一正常鳍型图案210和第三锥形鳍型图案410之间。
第三锥形鳍型图案410的第一短侧壁411as可以限定第三锥形鳍型图案410的第一短侧411a。第三锥形鳍型图案410的第一短侧壁411as的至少部分可以由具有平均深度D5的第三浅沟槽ST3限定。第三锥形鳍型图案410的第一短侧壁411as可以包括第三浅沟槽ST3的侧壁。
在一些实施方式中，第三浅沟槽ST3的深度D5可以小于深沟槽DT的深度D1。第三浅沟槽ST3的深度D5可以相对于并参照第三锥形鳍型图案410的顶表面限定。
限定第三锥形鳍型图案410的第一短侧壁411as的第三浅沟槽ST3可以直接邻接深沟槽DT。第一浅沟槽ST1和第三浅沟槽ST3可以同时形成。第三浅沟槽ST3的深度D5可以与形成更均匀间隔的图案的第一浅沟槽ST1的深度D2基本上相同。
在一些实施方式中，深沟槽DT的侧壁和第三浅沟槽ST3的侧壁可以彼此连接。第三连接部分TCP3可以提供在深沟槽DT的侧壁与第三浅沟槽ST3之间。换言之，深沟槽DT的侧壁和第三浅沟槽ST3的侧壁可以经由第三连接部分TCP3连接。在另一实施方式中，第三连接部分TCP3可以连接第三锥形鳍型图案410的第一短侧壁411as与深沟槽DT的侧壁。
或者，限定第三锥形鳍型图案410的第一短侧壁411as的第三浅沟槽ST3的侧壁可以直接连接到深沟槽DT的侧壁。
在一些实施方式中，第三连接部分TCP3可以形成在深沟槽DT的侧壁与第三浅沟槽ST3的侧壁在该处连接的位置。另外，第三连接部分TCP3可以包括第三浅沟槽ST3的底表面。限定第三锥形鳍型图案410的第二短侧411b的第三锥形鳍型图案410的第二短侧壁411bs可以由深沟槽DT限定。第三锥形鳍型图案410的第二短侧壁411bs可以包括深沟槽DT的侧壁。
在一些实施方式中，场绝缘膜105可以部分地填充深沟槽DT和第三浅沟槽ST3。场绝缘膜105可以围绕第三锥形鳍型图案410的部分。相对于第三锥形鳍型图案410的顶表面，场绝缘膜105的顶表面可以位于比深沟槽DT的侧壁和第三浅沟槽ST3的侧壁在该处连接的垂直位置高的垂直位置处。例如，第三连接部分TCP3可以被场绝缘膜105覆盖。
第三末端栅电极160_3和第四末端栅电极160_4可以形成在第三锥形鳍型图案410和第一正常鳍型图案210上以交叉第三锥形鳍型图案410和第一正常鳍型图案210。第三末端栅电极160_3可以与包括第三锥形鳍型图案410的第二短侧411b的第三锥形鳍型图案410的第一端部分重叠。第四末端栅电极160_4可以与包括第三锥形鳍型图案410的第一短侧411a的第三锥形鳍型图案410的第二端部分重叠。
在布局图中，第四末端栅电极160_4可以与第三浅沟槽ST3的侧壁和深沟槽DT的侧壁在该处连接的位置重叠。例如，在布局图中，第四末端栅电极160_4可以与第三连接部分TCP3至少部分地重叠。在布局图中，第四末端栅电极160_4可以与整个第三连接部分TCP3以及深沟槽DT的至少部分侧壁重叠。
在一些实施方式中，虚设栅电极140不交叉第三锥形鳍型图案410。
第四外延图案450可以形成在正常栅电极120与第三末端栅电极160_3和第四末端栅电极160_4之间或在正常栅电极120之间。第四外延图案450可以形成在第三锥形鳍型图案410上。
图22是描绘根据本公开的一些实施方式的半导体器件的布局图。为方便起见，图22的实施方式将在下文被描述，主要集中在与图20和图21的实施方式的差异上。
参照图22，半导体器件还可以包括第二正常鳍型图案260以及第五末端栅电极160_5和第六末端栅电极160_6。
至少一个第二正常鳍型图案260可以形成在有源区ACT中。第二正常鳍型图案260可以具有在第一方向X上延伸的长侧262以及在第二方向Y上延伸的第一短侧261a和第二短侧261b。这在布局图中形成条形状或矩形形状。
第三锥形鳍型图案410可以平行于或基本上平行于第二正常鳍型图案260定位。第二正常鳍型图案260的长侧262可以与第三锥形鳍型图案410的长侧412相对。
此实施方式的其它特征可以包括：第二正常鳍型图案260的第一短侧261a可以与第一正常鳍型图案210的第一短侧211a相对。第四浅沟槽ST4可以形成在第一正常鳍型图案210和第二正常鳍型图案260之间。对于此实施方式，第一正常鳍型图案210和第二正常鳍型图案260可以通过第四浅沟槽ST4分隔。
第一浅沟槽ST1和第三浅沟槽ST3以及第四浅沟槽ST4可以同时形成。描绘或限定第一正常鳍型图案210的第一短侧211a的第一正常鳍型图案210的侧壁可以由具有与第三浅沟槽ST3相同的深度的第四浅沟槽ST4限定。限定第二正常鳍型图案260的第一短侧261a的第二正常鳍型图案260的侧壁也可以由具有与第三浅沟槽ST3相同的深度的第四浅沟槽ST4限定。
在一些实施方式中，第三末端栅电极160_3可以与包括第三锥形鳍型图案410的第二短侧411b的第三锥形鳍型图案410的第一端部分以及包括第二正常鳍型图案260的第二短侧261b的第二正常鳍型图案260的第一端部分重叠。第四末端栅电极160_4可以与包括第三锥形鳍型图案410的第一短侧411a的第三锥形鳍型图案410的第二端部分以及第二正常鳍型图案260重叠。
此外，在一些实施方式中，第五末端栅电极160_5可以与包括第一正常鳍型图案210的第一短侧211a的第一正常鳍型图案210的第一端部分重叠。第六末端栅电极160_6可以与包括第二正常鳍型图案260的第一短侧261a的第二正常鳍型图案260的第二端部分重叠。
根据本公开的实施方式，至少两个正常栅电极120可以形成在第四末端栅电极160_4和第六末端栅电极160_6之间以及在第一末端栅电极160_1和第五末端栅电极160_5之间。
为了通过使用单个掩模同时形成第一浅沟槽ST1、第三浅沟槽ST3和第四浅沟槽ST4，至少两个正常栅电极120会需要形成在第四末端栅电极160_4和第六末端栅电极160_6之间以及在第一末端栅电极160_1和第五末端栅电极160_5之间。
图22描绘了第一正常鳍型图案210和第二正常鳍型图案260、第一锥形鳍型图案110和第三锥形鳍型图案410设置或定位在相同的有源区ACT中；然而，本公开的实施方式不限于此。也就是，可选地，第一正常鳍型图案210和第一锥形鳍型图案110可以形成在与第二正常鳍型图案260和第三锥形鳍型图案410不同的有源区ACT中，在这种情况下，深沟槽可以形成在第一正常鳍型图案210的第一短侧211a与第二正常鳍型图案260的第一短侧261a之间。
图23是描绘根据本公开的一些实施方式的半导体器件的布局图。图24是沿着图23的线F-F截取的截面图。为方便起见，图23和图24的实施方式将在这里被描述，主要集中在与图20至图22的实施方式的差异上。
参照图23和图24，正常栅电极120可以形成在第四末端栅电极160_4和第六末端栅电极160_6之间。
在正常栅电极120可以形成在第四末端栅电极160_4和第六末端栅电极160_6之间的布局中，会难以通过使用单个掩模同时形成第三浅沟槽ST3和第四浅沟槽ST4。也就是，第三浅沟槽ST3和第四浅沟槽ST4中的一个不能被形成，或不会被形成。
在图23和图24的实施方式中，没有形成第三浅沟槽ST3。第三锥形鳍型图案410的第一短侧壁411as可以通过形成深沟槽DT的工艺或方法形成，而不需要形成浅沟槽的工艺。
图25是描绘根据本公开的一些实施方式的半导体器件的布局图。图26是沿着图25的线A-A截取的截面图。为方便起见，图25和图26的实施方式将在这里被描述，主要集中在与图1至图5的实施方式的差异上。
参照图25和图26，半导体器件还可以包括末端外延图案155。
第一锥形鳍型图案110的第一短侧111a可以不与第二末端栅电极160_2和第三末端栅电极160_3重叠。在布局图中，第一锥形鳍型图案110的第一短侧111a可以位于一对相邻的正常栅电极120之间。
末端外延图案155可以形成在第一锥形鳍型图案110上。末端外延图案155可以形成在包括第一锥形鳍型图案110的第一短侧111a的第一锥形鳍型图案110的第一端部分处。
图27是描绘根据本公开的一些实施方式的半导体器件的布局图。为方便起见，图27的实施方式将在这里被描述，主要集中在与图1至图5的实施方式的差异上。
参照图27，由第一浅沟槽ST1限定的第一连接部分TCP1可以包括其在第二方向Y上的宽度减小的部分。
第一连接部分TCP1在第二方向Y上的宽度随着相对于第一锥形鳍型图案110的第一侧111a越远而减小。
图28至图35是描绘根据本公开的一些实施方式的制造半导体器件的方法的视图。图32是沿着图31的线G-G截取的截面图。图35是沿着图34的线H-H截取的截面图。
参照图28，第一初始鳍掩模图案PF_MASK1和第二初始鳍掩模图案PF_MASK2形成在基板100上。
第一初始鳍掩模图案PF_MASK1和第二初始鳍掩模图案PF_MASK2可以在第一方向X上延伸。第一初始鳍掩模图案PF_MASK1和第二初始鳍掩模图案PF_MASK2可以沿着第二方向Y布置或组织。第一初始鳍掩模图案PF_MASK1的长侧可以与第二初始鳍掩模图案PF_MASK2的长侧相对。
参照图29A至图29C，包括第一开口M_OA的第一掩模MASK1可以形成在基板100上。
第一开口M_OA可以暴露第一初始鳍掩模图案PF_MASK1的部分，然而，它可以不暴露第二初始鳍掩模图案PF_MASK2。
图29A和图29B示出第一开口M_OA，第一掩模MASK1可以包括该第一开口M_OA以便暴露第一初始鳍掩模图案PF_MASK1。
参照图29C，第一掩模MASK1可以不仅包括第一开口M_OA，而且包括第二开口M_OB，该第二开口M_OB暴露第一初始鳍掩模图案PF_MASK1的部分和第二初始鳍掩模图案PF_MASK2的部分。
在这里的描述中，假设使用图29A的第一掩模MASK1。
参照图30，第一初始鳍掩模图案PF_MASK1的一部分可以使用第一掩模MASK1去除。
在一些实施方式中，由于第一初始鳍掩模图案PF_MASK1被部分地去除，所以第一锥形鳍掩模图案F_MASK1A和第二锥形鳍掩模图案F_MASK1B可以形成在基板100上。通过执行使用第一掩模MASK1的蚀刻工艺，第一锥形鳍掩模图案F_MASK1A和第二锥形鳍掩模图案F_MASK1B可以形成为彼此间隔开。
第二初始鳍掩模图案PF_MASK2可以因此变成第二鳍掩模图案F_MASK2。
第一锥形鳍掩模图案F_MASK1A可以具有在第二方向Y上延伸的短侧F_MASK1AA。第二锥形鳍掩模图案F_MASK1B可以具有与第一锥形鳍掩模图案F_MASK1A的短侧F_MASK1AA相对的短侧。
与第一锥形鳍掩模图案F_MASK1A和第二锥形鳍掩模图案F_MASK1B分离的位置相对应的第二初始鳍掩模图案PF_MASK2没有使用第一掩模MASK1去除。因此，第二鳍掩模图案F_MASK2可以包括在第一方向X上突出超过第一锥形鳍掩模图案F_MASK1A的短侧F_MASK1AA的部分。
参照图31和图32，第一初始鳍型图案(PF1_1和PF1_2)可以使用第一锥形鳍掩模图案F_MASK1A和第二锥形鳍掩模图案F_MASK1B形成。第二初始鳍型图案PF2可以使用第二鳍掩模图案F_MASK2形成。
在一些实施方式中，第一初始鳍型图案(PF1_1和PF1_2)可以包括通过具有深度D21的第一浅沟槽ST分隔的第一部分PF1_1和第二部分PF1_2。第一浅沟槽ST1的深度D21可以与图2的深度D2相同，但是本公开不限于此。第一浅沟槽ST1的深度D21可以变得等于图2的深度D2，由于改变初始鳍型图案(即第一初始鳍型图案(PF1_1和PF1_2)和第二初始鳍型图案PF2)的形状的工艺使用它们作为沟道区。
第一初始鳍型图案(PF1_1和PF1_2)的第一部分PF1_1和第二部分PF1_2的短侧可以由第一浅沟槽ST1限定。
鳍沟槽FT可以形成在第一初始鳍型图案(PF1_1和PF1_2)的第一部分PF1_1的长侧与第二初始鳍型图案PF2的长侧之间以及在第一初始鳍型图案(PF1_1和PF1_2)的第二部分PF1_2的长侧与第二初始鳍型图案PF2的长侧之间。
参照图33，第二掩模MASK2可以被形成，其与第一浅沟槽ST1、第一初始鳍型图案(PF1_1和PF1_2)的第一部分PF1_1以及第二初始鳍型图案PF2部分地重叠。第二掩模MASK2可以是用于限定图1的有源区ACT的掩模。
在形成第二掩模MASK2之前，填充第一浅沟槽ST1和鳍沟槽FT的第一场绝缘膜部分105_1可以形成在基板100上。第一锥形鳍掩模图案F_MASK1A和第二锥形鳍掩模图案F_MASK1B以及第二鳍掩模图案F_MASK2可以被去除。
参照图34和图35，具有深度D11的深沟槽DT可以使用第二掩模MASK2形成，深度D11大于第一浅沟槽ST1的深度D21。深沟槽DT的深度D11可以大于第一浅沟槽ST1的深度D21。
深沟槽DT的深度D11可以与图2的第一深度D1相同，但是本公开不限于此。
在通过使用第二掩模MASK2形成深沟槽DT期间，第二初始鳍型图案PF2、第一初始鳍型图案(PF1_1和PF1_2)的第二部分PF1_2以及第一初始鳍型图案(PF1_1和PF1_2)的第一部分PF1_1可以被至少部分地蚀刻。
结果，可以形成第一锥形鳍型图案110和第一正常鳍型图案210。
此外，填充第一浅沟槽ST1和鳍沟槽FT的第一场绝缘膜部分105_1可以被部分地蚀刻和去除。
然后，可以形成填充深沟槽DT的第二场绝缘膜部分105_2。场绝缘膜105可以包括填充深沟槽DT的第二场绝缘膜部分105_2以及填充第一浅沟槽ST1和鳍沟槽FT的第一场绝缘膜部分105_1。
已经参照附图描述了本公开的实施方式，但是本领域普通技术人员可以理解，本公开可以由本领域普通技术人员以其它特定形式执行，而没有改变本公开的技术构思或实质特征。此外，上述实施方式仅是示例或各种实施方式，而不限制本公开的权利的范围。
本申请要求于2017年4月3日在韩国知识产权局提交的第10-2017-0043207号韩国专利申请的优先权以及由其产生的所有权益，其公开内容通过引用被整体结合于此。