本公开涉及高度集成的三维半导体存储器件及制造其的方法。
背景技术：
期望半导体器件的更高集成度以满足消费者对性能和价格的要求。在半导体器件的情况下，因为其集成度是决定产品价格的重要因素，所以特别期望增大的集成度。在常规二维或平面半导体器件的情况下，因为其集成度主要由单位存储单元所占据的面积决定，所以集成度受到精细图案形成技术水平极大地影响。然而，增加图案精细度所需的昂贵的工艺设备为二维或平面半导体器件设定了集成复杂度的实际限制。为了克服这样的限制，近来已经提出了包括三维布置的存储单元的三维半导体存储器件。
技术实现要素：
发明构思的一些实施方式提供了具有改善的集成密度的三维半导体存储器件及制造其的方法。
根据发明构思的一些实施方式，一种三维半导体存储器件可以包括：衬底，其包括外围电路区域和单元阵列区域；电极结构，其包括垂直地堆叠在衬底的单元阵列区域上的多个电极；外围逻辑电路，其被提供在衬底的外围电路区域上，外围逻辑电路包括掺杂有第一杂质的第一杂质区域；外围接触插塞，其连接到第一杂质区域；以及第二杂质区域，其在第一杂质区域与外围接触插塞之间，第二杂质区域包括与第一杂质不同的第二杂质。外围接触插塞包括接触第二杂质区域的下部和从下部连续延伸的上部，下部和上部的每个的下宽度小于其上宽度，并且下部的上宽度大于上部的下宽度。
根据发明构思的一些实施方式，一种三维半导体存储器件可以包括：衬底，其包括外围电路区域和单元阵列区域；电极结构，其包括垂直地堆叠在衬底的单元阵列区域上的多个电极；外围逻辑电路，其被提供在衬底的外围电路区域上，外围逻辑电路包括外围栅极堆叠和源极/漏极杂质区域，外围栅极堆叠包括第一侧和第二侧，源极/漏极区域在外围栅极堆叠的两侧；以及外围接触插塞，其分别连接到源极/漏极杂质区域。源极/漏极杂质区域的每个包括掺杂有第一杂质的第一杂质区域以及包括与第一杂质不同的第二杂质的第二杂质区域。外围接触插塞与源极/漏极杂质区域的第二杂质区域接触。
根据发明构思的一些实施方式，一种制造三维半导体存储器件的方法可以包括：提供包括外围电路区域和单元阵列区域的衬底；在衬底的外围电路区域上形成外围结构，外围结构包括外围栅极堆叠、在外围栅极堆叠的两侧的源极/漏极杂质区域、以及覆盖外围栅极堆叠和源极/漏极杂质区域的下绝缘层；形成穿透下绝缘层并分别与源极/漏极杂质区域接触的牺牲插塞；形成与外围结构间隔开的电极结构，电极结构包括垂直地堆叠在衬底的单元阵列区域上的电极；形成覆盖电极结构、外围结构和牺牲插塞的上绝缘层；形成穿透上绝缘层并分别暴露牺牲插塞的上接触孔；去除由上接触孔暴露的牺牲插塞；以及在下接触孔和上接触孔中形成外围接触插塞，外围接触插塞分别电连接到源极/漏极杂质区域。
附图说明
示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图表示如在此所述的非限制性的示例实施方式。
发明构思可以涉及三维布置的存储单元。例如，发明构思可以涉及如美国专利第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号以及美国专利公开第2011/0233648号中公开的三维布置的存储单元，其每个的全部内容通过引用在此合并。
图1是根据本发明构思的一些实施方式的三维半导体存储器件的俯视图。
图2A至图2J是沿图1的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的制造三维半导体存储器件的方法。
图3A至图3C是示出根据本发明构思的一些实施方式的三维半导体存储器件的一部分(例如图2J的部分“A”)的放大剖视图。
图4A和图4B是示出根据本发明构思的一些实施方式的三维半导体存储器件的一部分(例如图2J的部分“B”)的放大剖视图。
图5是示出根据本发明构思的一些实施方式的三维半导体存储器件的一部分(例如图2J的部分“C”)的放大剖视图。
图6A和图6B是示出根据本发明构思的各种实施方式的三维半导体存储器件的外围电路区域的俯视图。
图7A至图7H是示出根据本发明构思的各种实施方式的制造三维半导体存储器件的方法的剖视图。
图8A至图8I是示出根据本发明构思的各种实施方式的制造三维半导体存储器件的方法的剖视图。
图9是根据本发明构思的各种实施方式的三维半导体存储器件的剖视图。
应注意，这些附图旨在示出某些示例实施方式中利用的方法、结构和/或材料的一般特性，并且补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可以不精确地反映任何给定实施方式的精确结构或性能特征，并且不应被解释为限定或限制由示例实施方式涵盖的值或性质的范围。例如，为了清楚，分子、层、区域和/或结构元件的相对厚度和位置可以被减小或夸大。相似或相同的附图标记在各种各样的附图中的使用旨在表示相似或相同的元件或特征的存在。
具体实施方式
现在将参照其中示出示例实施方式的附图更全面地描述本发明构思的示例实施方式。
图1是根据本发明构思的一些实施方式的三维半导体存储器件的俯视图。图2A至图2J是沿图1的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的制造三维半导体存储器件的方法。
参照图1和图2A，衬底10可以包括单元阵列区域CAR、连接区域CNR和外围电路区域PCR。连接区域CNR可以位于单元阵列区域CAR与外围电路区域PCR之间。
衬底10可以由具有半导体性质的材料(例如硅晶片)、绝缘材料(例如玻璃衬底)、或者用绝缘材料覆盖的半导体或导体材料形成，或者包括具有半导体性质的材料(例如硅晶片)、绝缘材料(例如玻璃衬底)、或者用绝缘材料覆盖的半导体或导体材料。例如，衬底10可以是或者可以包括具有第一导电性的硅晶片。
用于向存储单元写入数据或从存储单元读取数据的外围逻辑电路可以是例如可以形成在衬底10的外围电路区域PCR上。外围逻辑电路可以包括行解码器和列解码器、页缓冲器和/或控制电路。例如，外围逻辑电路可以包括电连接到存储单元的NMOS和PMOS晶体管、电阻器和电容器。
例如，器件隔离层12可以形成在衬底10的外围电路区域PCR中以限定有源区域ACT。外围栅极堆叠PGS可以在衬底10的外围电路区域PCR上形成为交叉有源区域ACT。
外围栅极堆叠PGS可以包括顺序地堆叠在衬底10上的外围栅极绝缘层21、掺杂多晶硅层23、栅极金属层25和硬掩模层27。外围栅极绝缘层21可以是或者可以包括硅氧化物层。硅氧化物层可以通过热氧化工艺形成。硅氧化物层可以通过原位水汽产生工艺被形成。间隔物可以形成在外围栅极堆叠PGS的两个侧表面上，并且源极/漏极杂质区域13可以通过在外围栅极堆叠PGS的两侧用第一杂质掺杂有源区域ACT而形成。第一杂质可以是从周期表的III族中选择的元素，例如硼。第一杂质可以是从周期表的V族中选择的元素，例如磷或砷。源极/漏极杂质区域13可以用离子注入工艺形成。例如，源极/漏极杂质区域13可以用高电流离子注入工艺形成。例如，源极/漏极杂质区域13可以用等离子体辅助掺杂工艺形成。然而，发明构思不限于此。
在外围逻辑电路的形成之后，蚀刻停止层31和外围绝缘层33可以在衬底10上形成，例如顺序地形成。蚀刻停止层31可以被沉积以共形地覆盖外围逻辑电路。外围绝缘层33可以包括多个绝缘层(例如包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一个)。
参照图1和图2B，第一下接触孔33a可以被形成，暴露外围栅极堆叠PGS，并且第二下接触孔33b可以被形成，分别暴露源极/漏极杂质区域13。
第一下接触孔33a和第二下接触孔33b可以通过在外围绝缘层33上形成掩模图案(未示出)然后蚀刻例如各向异性地蚀刻外围绝缘层33而形成。第一下接触孔33a可以形成为暴露外围栅极堆叠PGS的栅极金属层25，第二下接触孔33b可以形成为部分地暴露源极/漏极杂质区域13。
第一下接触孔33a和第二下接触孔33b的每个可以具有比上宽度更小的下宽度。当第二下接触孔33b被形成时，衬底10的顶表面可以通过各向异性蚀刻工艺而被凹入。
在一些实施方式中，在第一下接触孔33a和第二下接触孔33b的形成之后，虚设杂质区域15可以通过用第二杂质掺杂源极/漏极杂质区域13而形成。第二杂质可以是与第一杂质的种类不同的种类的杂质，并且可以包括例如碳(C)、氮(N)或氟(F)。
虚设杂质区域15可以用第二杂质和第一杂质共掺杂。虚设杂质区域15中的第二杂质的浓度可以小于源极/漏极杂质区域13中的第一杂质的浓度。例如，虚设杂质区域15中的第二杂质的浓度可以小一个数量级、或几个数量级。
虚设杂质区域15的形成可以包括将第二杂质注入到衬底10的由第二下接触孔33b暴露的部分中。如图3A中所示，虚设杂质区域15可以形成为具有比源极/漏极杂质区域13的深度更浅的深度。换言之，虚设杂质区域15可以形成在第二下接触孔33b周围。
在某些实施方式中，如图3B中所示，虚设杂质区域15可以在源极/漏极杂质区域13的形成之后并且在外围绝缘层33的形成之前被形成。虚设杂质区域15可以通过使用离子注入工艺将第一杂质注入到衬底10中、形成源极/漏极杂质区域13、然后使用与用于源极/漏极杂质区域13的离子注入掩模相同的离子注入掩模将第二杂质浅注入到源极/漏极杂质区域13中而被形成。第二杂质可以用中等电流或低电流注入被注入到虚设杂质区域15中；然而，发明构思不限于此。
或者，虚设杂质区域15可以与源极/漏极杂质区域13一起被形成。例如，当源极/漏极杂质区域13形成时，第一杂质和第二杂质可以被一起注入到衬底10中。
参照图1和图2C，牺牲插塞层41和牺牲间隙填充层43可以在具有第一下接触孔33a和第二下接触孔33b的外围绝缘层33上顺序地形成至均匀的厚度。
牺牲插塞层41可以由相对于外围绝缘层33具有蚀刻选择性的材料形成，牺牲间隙填充层43可以由相对于牺牲插塞层41具有蚀刻选择性的材料形成。牺牲插塞层41可以由例如多晶硅层、硅层、锗层或硅锗层形成，或者包括例如多晶硅层、硅层、锗层或硅锗层。牺牲间隙填充层43可以由例如硅氧化物层形成，或者包括例如硅氧化物层。
牺牲插塞层41可以使用具有良好台阶覆盖性质的沉积工艺(例如使用化学气相沉积(CVD)或原子层沉积(ALD)工艺)被沉积。这里，牺牲插塞层41的厚度可以比第一下接触孔33a和第二下接触孔33b的上宽度的大约一半更小。因此，牺牲插塞层41可以均匀地覆盖第一下接触孔33a和第二下接触孔33b的内表面，并且可以部分地填充第一下接触孔33a和第二下接触孔33b。在一些实施方式中，牺牲插塞层41可以与虚设杂质区域15直接接触。在虚设杂质区域15不被形成的情况下，牺牲插塞层41可以与源极/漏极杂质区域13直接接触。
牺牲间隙填充层43可以在牺牲插塞层41上沉积。在一些实施方式中，牺牲间隙填充层43可以形成为填充用牺牲插塞层41覆盖的第一下接触孔33a和第二下接触孔33b。
参照图1和图2D，在牺牲插塞层41和牺牲间隙填充层43的形成之后，平坦化工艺可以被执行，暴露外围绝缘层33的顶表面。因此，牺牲插塞42和牺牲间隙填充图案44可以形成在第一下接触孔33a和第二下接触孔33b的每个中。
此后，外围绝缘层33可以被图案化以形成暴露衬底10的单元阵列区域CAR和连接区域CNR的外围绝缘图案35。作为外围绝缘图案35的形成的结果，外围逻辑结构PSTR可以形成在衬底10的外围电路区域PCR上，并且这里，外围逻辑结构PSTR可以包括外围栅极堆叠PGS、源极/漏极杂质区域13和外围绝缘图案35。
参照图1和图2E，在外围绝缘图案35的形成之后，模制结构110可以形成在衬底10的单元阵列区域CAR和连接区域CNR上。模制结构110可以包括堆叠例如交替地堆叠在衬底10上的牺牲层SL和绝缘层ILD。
在模制结构110中，牺牲层SL可以由能相对于绝缘层ILD以高蚀刻选择性被蚀刻的材料形成，或者包括能相对于绝缘层ILD以高蚀刻选择性被蚀刻的材料。作为示例，牺牲层SL可以由与绝缘层ILD不同的绝缘材料形成。例如，牺牲层SL可以由硅氮化物层形成，绝缘层ILD可以由硅氧化物层形成。牺牲层SL可以具有基本相同的厚度，并且绝缘层ILD中的至少一个可以具有与其它绝缘层ILD不同的厚度。
例如，模制结构110的形成可以包括在衬底10上形成其中交替地堆叠牺牲层SL和绝缘层ILD的层状结构，并且对层状结构执行修整工艺。这里，修整工艺可以包括以下步骤：在单元阵列区域CAR和连接区域CNR上形成覆盖层状结构的掩模图案(未示出)、使用掩模图案作为蚀刻掩模蚀刻层状结构、蚀刻掩模图案以减小掩模图案的平面面积、以及去除掩模图案。在去除掩模图案的步骤之前，蚀刻层状结构和掩模图案的步骤可以被重复若干次。
作为修整工艺的结果，模制结构110可以从单元阵列区域CAR延伸到连接区域CNR，并且可以在连接区域CNR上具有阶梯结构。例如，模制结构110可以具有其高度在朝向外围电路区域PCR的方向上以台阶状方式减小的阶梯结构。模制结构110可以具有比外围结构的垂直高度更大的垂直高度。例如，模制结构110的垂直高度可以大于或等于外围结构的高度的大约2倍。
此外，在形成模制结构110的修整工艺期间，虚设间隔物DSP可以形成在外围绝缘图案35的侧表面上。虚设间隔物DSP可以是或者可以包括牺牲层SL和绝缘层ILD的未被各向异性蚀刻工艺蚀刻的剩余部分。
参照图1和图2F，上平坦化绝缘层50可以形成为覆盖提供有模制结构110的衬底10。上平坦化绝缘层50可以延伸为不仅覆盖模制结构110而且覆盖外围结构，并且可以具有基本上平坦的顶表面。上平坦化绝缘层50可以由相对于牺牲层SL具有蚀刻选择性的材料形成。
在上平坦化绝缘层50的形成之后，垂直结构VS可以形成在单元阵列区域CAR上，穿透模制结构110。当在俯视图中被观察时，垂直结构VS可以在特定方向上或者以Z字形形状布置。
此外，在垂直结构VS的形成期间，虚设垂直结构DVS可以在连接区域CNR上形成为部分地穿透模制结构110。虚设垂直结构DVS可以具有与垂直结构VS基本相同的结构，并且可以形成为穿透牺牲层SL的端部。
垂直结构VS和虚设垂直结构DVS的形成可以包括形成穿透模制结构110并暴露衬底10的垂直孔、以及在垂直孔的每个中形成下半导体图案LSP和上半导体图案USP。这里，用于下半导体图案LSP和上半导体图案USP的半导体材料可以具有彼此不同的晶体结构。在一些实施方式中，下半导体图案LSP可以具有柱形状，并且下半导体图案LSP的顶表面可以位于外围电路区域PCR上的牺牲插塞42的顶表面之下。此外，导电垫D可以形成在上半导体图案USP的每个的顶部中。导电垫D可以是掺杂有杂质的杂质区域，或者可以由导电材料形成。将参照图5更详细地描述垂直结构VS和虚设垂直结构DVS。
参照图1和图2G，第一层间绝缘层60可以形成在上平坦化绝缘层50上并且可以覆盖垂直结构VS和虚设垂直结构DVS的顶表面。
在第一层间绝缘层60的形成之后，替换工艺可以用电极EL替换牺牲层SL被执行。作为替换工艺的结果，包括交替地堆叠在衬底10上的电极EL和绝缘层ILD的电极结构ST可以被形成。电极结构ST可以在连接区域CNR上具有阶梯结构。
替换工艺可以包括在单元阵列区域CAR和连接区域CNR上形成穿透第一层间绝缘层60、上平坦化绝缘层50和模制结构110并暴露衬底10的沟槽。替换工艺可以包括去除由沟槽暴露的牺牲层SL以在绝缘层ILD之间形成栅极区域、以及分别在栅极区域中形成电极EL。
这里，沟槽可以在第一方向D1上延伸并且可以在交叉第一方向D1的第二方向D2上彼此间隔开。在一些实施方式中，沟槽可以具有至少两个不同的长度，并且可以形成为允许模制结构110在俯视图中具有例如基本上“H”形的结构。沟槽可以与垂直结构VS间隔开，并且可以形成为暴露牺牲层SL和绝缘层ILD的侧表面。
栅极区域的形成可以包括使用选择为相对于上平坦化绝缘层50、绝缘层ILD、垂直结构VS和衬底10具有蚀刻选择性的蚀刻配方来各向同性地蚀刻牺牲层SL。
电极EL的形成可以包括在具有栅极区域的模制结构110上顺序地沉积阻挡金属层和金属层、然后各向异性地蚀刻沉积在沟槽的内表面上的阻挡金属层和金属层。阻挡金属层可以由金属氮化物层(例如TiN、TaN或WN)形成。金属层可以由金属材料(例如W、Al、Ti、Ta、Co或Cu)形成。
在一些实施方式中，在电极EL的形成之前，水平绝缘图案HP可以被形成以共形地覆盖栅极区域的内表面，如图5中所示。水平绝缘图案HP可以用作NAND闪速存储晶体管的数据存储层的一部分。水平绝缘图案HP可以是或者可以包括高k电介质材料(例如铝氧化物和铪氧化物)中的一种。此外，在水平绝缘图案HP的形成之前，热氧化物层可以形成在下半导体图案LSP的侧表面上。
此外，公共源极区域CSR可以形成在由沟槽暴露的衬底10中。公共源极区域CSR可以在第一方向D1上延伸并彼此平行，并且可以在第二方向D2上彼此间隔开。公共源极区域CSR可以通过用与衬底10的类型不同的类型的杂质掺杂衬底10而形成。公共源极区域CSR可以包含n型杂质(例如砷(As)或磷(P))。
接着，参照图1和图2G，在电极结构ST的形成之后，第一层间绝缘层60和上平坦化绝缘层50可以被图案化以在连接区域CNR上形成单元接触孔50c，并且在外围电路区域PCR上形成上接触孔50a和50b。
单元接触孔50c以及上接触孔50a和50b的形成可以包括在第一层间绝缘层60上形成掩模图案(未示出)、以及各向异性地蚀刻第一层间绝缘层60和上平坦化绝缘层50。在一些实施方式中，单元接触孔50c以及上接触孔50a和50b可以同时形成，但发明构思不限于此。在某些实施方式中，单元接触孔50c中的一些可以被形成，然后，上接触孔50a和50b可以与单元接触孔50c中的其它单元接触孔一起形成。在某些实施方式中，上接触孔50a和50b可以与接触孔50c中的一些一起形成，然后接触孔50c中的其它接触孔可以被形成。
在一些实施方式中，单元接触孔50c可以分别形成为在连接区域CNR上暴露电极EL的端部。单元接触孔50c可以具有彼此不同的垂直长度，其中垂直长度是在垂直于衬底10的顶表面的方向上测量的长度。
在一些实施方式中，当上接触孔50a和50b被形成时，上平坦化绝缘层50可以包括与牺牲间隙填充图案44相同的材料，并且可以与牺牲间隙填充图案44一起被蚀刻。在这种情况下，上接触孔50a和50b可以暴露牺牲插塞42。
在一些实施方式中，上接触孔50a和50b可以具有小于单元接触孔50c的垂直深度的最大值的垂直深度。此外，上接触孔50a和50b的垂直深度可以大于下接触孔(例如参见图2B的33a和33b)的垂直深度。例如，上接触孔50a和50b的高宽比可以大于下接触孔(例如参见图2B的33a和33b)的高宽比。即使当各向异性蚀刻工艺被用于形成上接触孔50a和50b时，上接触孔50a和50b的每个可以具有比下宽度更大的上宽度。上接触孔50a和50b的下宽度可以小于下接触孔33a和33b的上宽度。此外，上接触孔50a和50b的每个的下宽度可以大于牺牲间隙填充图案44的上宽度。
参照图1和图2H，由上接触孔50a和50b暴露的牺牲插塞42可以被去除，暴露下接触孔33a和33b的内表面。在牺牲插塞42被去除的情况下，下接触孔33a和33b可以分别被连接到上接触孔50a和50b。
在一些实施方式中，牺牲插塞42的去除可以包括使用选择为相对于外围绝缘图案35具有蚀刻选择性的蚀刻配方各向异性或各向同性地蚀刻牺牲插塞42。
作为牺牲插塞42的去除的结果，外围栅极堆叠PGS的金属层可以通过第一下接触孔33a被暴露，并且虚设杂质区域15可以通过第二下接触孔33b被暴露。虚设杂质区域15可以防止源极/漏极杂质区域13被用于去除牺牲插塞42的蚀刻气体或蚀刻剂损坏，或者帮助减小源极/漏极杂质区域13被用于去除牺牲插塞42的蚀刻气体或蚀刻剂损坏的可能性。例如，牺牲插塞42可以由多晶硅层形成，或者包括多晶硅层，并且虚设杂质区域15可以抑制并防止衬底10中的源极/漏极杂质区域13在蚀刻牺牲插塞42时被不必要地蚀刻，或者帮助减小衬底10中的源极/漏极杂质区域13在蚀刻牺牲插塞42时被不必要地蚀刻的可能性。
参照图1和图2I，单元接触插塞CPLG可以形成在单元接触孔50c中和在连接区域CNR上，并且外围接触插塞PPLGa和PPLGb可以形成在下接触孔33a、33b和上接触孔50a、50b中以及在外围电路区域PCR上。
单元接触插塞CPLG以及外围接触插塞PPLGa和PPLGb的形成可以包括在上接触孔50a、50b和下接触孔33a、33b以及单元接触孔50c中顺序地沉积阻挡金属层和金属层、然后执行平坦化工艺暴露第一层间绝缘层60的顶表面。这里，阻挡金属层可以由至少一种金属氮化物(例如TiN、TaN或WN)形成，或者包括至少一种金属氮化物(例如TiN、TaN或WN)。金属层可以由至少一种金属材料(例如W、Al、Ti、Ta、Co或Cu)形成，或者包括至少一种金属材料(例如W、Al、Ti、Ta、Co或Cu)。在一些示例实施方式中，单元接触插塞CPLG以及外围接触插塞PPLGa和PPLGb可以同时形成，并且在这种情况下，单元接触插塞CPLG可以具有与外围接触插塞PPLGa和PPLGb的顶表面基本共平面的顶表面。此外，因为上接触孔50a、50b和下接触孔33a、33b用金属层一次填充，所以外围接触插塞PPLGa和PPLGb的每个可以穿透第一层间绝缘层60、上平坦化绝缘层50和外围绝缘图案35而没有界面。
单元接触插塞CPLG可以形成为穿透第一层间绝缘层60和上平坦化绝缘层50，并且可以分别联接到电极EL的端部。单元接触插塞CPLG可以形成为具有在朝向单元阵列区域CAR的方向上减小的垂直长度。
外围接触插塞PPLGa和PPLGb可以包括与外围栅极堆叠PGS的栅极金属层25接触的第一外围接触插塞PPLGa、以及电连接到源极/漏极杂质区域13的第二外围接触插塞PPLGb。这里，第二外围接触插塞PPLGb的底表面可以位于衬底10的顶表面之下并且可以与虚设杂质区域15接触。
第一外围接触插塞PPLGa和第二外围接触插塞PPLGb可以或者可以被提供为连续地穿透第一层间绝缘层60、上平坦化绝缘层50和外围绝缘图案35，并且可以在外围绝缘图案35与上平坦化绝缘层50之间的界面附近具有变化的宽度。例如，第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个可以包括穿透外围绝缘图案35的下部P1以及从下部P1连续地延伸的穿透上平坦化绝缘层50和第一层间绝缘层60的上部P2。当从衬底10的顶表面垂直地测量时，上部P2的垂直长度可以大于下部P1的垂直长度。下部P1和上部P2的每个可以在向下方向上具有减小的宽度，并且下部P1的上宽度可以大于上部P2的下宽度。
参照图1和图2J，第二层间绝缘层70可以形成在覆盖单元接触插塞CPLG以及第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的第一层间绝缘层60上。
位线接触插塞BPLG、连接接触插塞CNT和外围连接接触插塞PCNT可以形成在第二层间绝缘层70中。
位线接触插塞BPLG可以被提供为在单元阵列区域CAR上穿透第二层间绝缘层70，并且可以分别联接到垂直结构VS。连接接触插塞CNT可以在连接区域CNR上穿透第二层间绝缘层70，并且可以分别联接到单元接触插塞CPLG。外围连接接触插塞PCNT可以被提供为在外围电路区域PCR上穿透第二层间绝缘层70，并且可以分别联接到第一外围接触插塞PPLGa和第二外围接触插塞PPLGb。
接着，位线BL、互连线ICL和外围连接线PCL可以形成在第二层间绝缘层70上。位线BL可以在单元阵列区域CAR上在第二方向D2上延伸并且可以连接到位线接触插塞BPLG。互连线ICL可以被提供在连接区域CNR上并且可以连接到连接接触插塞CNT。外围连接线PCL可以被提供在外围电路区域PCR上并且可以连接到外围连接接触插塞PCNT。
图3A至图3C是示出根据本发明构思的一些实施方式的三维半导体存储器件的一部分(例如图2J的部分“A”)的放大剖视图。
参照图3A，虚设杂质区域15可以局部地形成在源极/漏极杂质区域13中。例如，虚设杂质区域15可以具有比源极/漏极杂质区域13的宽度更小的宽度。第二外围接触插塞PPLGb可以具有与虚设杂质区域15直接接触的底表面，并且与源极/漏极杂质区域13间隔开。虚设杂质区域15可以包围第二外围接触插塞PPLGb的插入到衬底10中的部分。
参照图3B，虚设杂质区域15可以形成在源极/漏极杂质区域13的上部区域中。例如，虚设杂质区域15可以具有比源极/漏极杂质区域13的深度更小的深度。第二外围接触插塞PPLGb可以具有位于虚设杂质区域15中并且与源极/漏极杂质区域13的底表面间隔开的底表面。
在图3C的实施方式中，虚设杂质区域15可以被省略。在这种情况下，第二外围接触插塞PPLGb可以与源极/漏极杂质区域13直接接触。
在某些实施方式中，第二外围接触插塞PPLGb可以与源极/漏极杂质区域13直接接触，并且这里，源极/漏极杂质区域13可以用第一杂质(例如硼(B)和磷(P)中的一种)和第二杂质(例如碳(C)、氮(N)和氟(F)中的至少一种)共掺杂。
图4A和图4B是示出根据本发明构思的一些实施方式的三维半导体存储器件的一部分(例如图2J的部分“B”)的放大剖视图。
参照图4A和图4B，第二外围接触插塞PPLGb的下部P1和上部P2的每个可以具有在向下方向上减小的宽度。例如，在第二外围接触插塞PPLGb中，下部P1的上宽度W1可以大于上部P2的下宽度W2。因此，第二外围接触插塞PPLGb可以在外围绝缘图案35与上平坦化绝缘层50之间的水平处具有转折点。此外，上平坦化绝缘层50可以具有直接覆盖第二外围接触插塞PPLGb的下部P1的顶表面的一部分的底表面。
如图4A中所示，当在俯视图中被观察时，第二外围接触插塞PPLGb的上部P2可以与下部P1对准。在某些实施方式中，如图4B中所示，第二外围接触插塞PPLGb的上部P2可以从下部P1偏移。换言之，第二外围接触插塞PPLGb的上部P2可以从下部P1连续地延伸，但是上部P2的中心可以与下部P1的中心不对准。
图5是示出根据本发明构思的一些实施方式的三维半导体存储器件的一部分(例如图2J的部分“C”)的放大剖视图。
参照图5，垂直结构VS的每个可以包括下半导体图案LSP和上半导体图案USP。
下半导体图案LSP可以通过其中由垂直孔暴露的衬底10用作籽晶层的选择性外延生长(SEG)工艺被形成。因此，下半导体图案LSP可以是填充垂直孔的下部区域的柱形结构。下半导体图案LSP可以形成为具有单晶或多晶结构，但本发明构思可以不限于此。下半导体图案LSP可以由例如碳纳米结构、有机半导体材料和/或化合物半导体材料形成。
上半导体图案USP可以形成在提供有下半导体图案LSP的垂直孔中。上半导体图案USP可以与下半导体图案LSP接触。
详细地，如图5中所示，上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以联接到下半导体图案LSP，并且可以具有拥有闭合的底部和敞开的顶部的管形状或通心粉形状。第一半导体图案SP1的内部空间可以用绝缘间隙填充图案VI填充。此外，第一半导体图案SP1可以与第二半导体图案SP2的内表面和下半导体图案LSP的顶表面接触。例如，第一半导体图案SP1可以允许第二半导体图案SP2电连接到下半导体图案LSP。
上半导体图案USP可以由掺杂或本征半导体材料(例如硅(Si)、锗(Ge)或其化合物)中的至少一种形成，或者包括掺杂或本征半导体材料(例如硅(Si)、锗(Ge)或其化合物)中的至少一种。此外，上半导体图案USP可以具有单晶、非晶和多晶结构中的一种。
在一些实施方式中，在上半导体图案USP的形成之前，垂直绝缘图案VP可以形成在垂直孔的每个中，如图5中所示。换言之，垂直绝缘图案VP可以从电极EL与垂直结构VS之间的区域垂直地延伸到绝缘层ILD与垂直结构VS之间的其它区域。此外，水平绝缘图案HP可以从电极EL与阻挡绝缘层BLK之间的区域朝电极EL的顶表面或底表面水平地延伸到其它区域。
垂直绝缘图案VP可以包括一个或更多个层。在一些实施方式中，垂直绝缘图案VP可以用作NAND闪速存储器件的存储元件，并且可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK中的至少一些。例如，电荷存储层CIL可以是或者可以包括俘获绝缘层、浮置栅电极或具有导电纳米点的绝缘层。详细地，电荷存储层CIL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和层叠俘获层中的至少一种。隧道绝缘层TIL可以由其带隙大于电荷存储层CIL的带隙的材料中的至少一种形成，并且阻挡绝缘层BLK可以由高k电介质材料(例如铝氧化物和铪氧化物)形成。
在某些实施方式中，垂直绝缘图案VP可以用作相变存储器件或可变电阻存储器的存储元件，并且可以包括相变层或可变电阻层。
图6A和图6B是示出根据本发明构思的各种实施方式的三维半导体存储器件的外围电路区域的俯视图。
为了简要描述，先前参照图2A至图2J描述的元件可以由相似或相同的附图标记标识，而不重复其重叠描述。
参照图6A和图6B，如上所述，外围电路区域PCR上的第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个可以包括下部P1和上部P2。
在图6A的实施方式中，在第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个中，下部P1的顶表面可以具有其纵轴平行于特定方向的椭圆形状。因此，在第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个中，可以防止下部P1与上部P2不对准，或者减小下部P1与上部P2不对准的可能性。类似地，可以防止第一外围接触插塞PPLGa和第二外围接触插塞PPLGb在外围绝缘图案35与上平坦化绝缘层50之间被切割，或者减小第一外围接触插塞PPLGa和第二外围接触插塞PPLGb在外围绝缘图案35与上平坦化绝缘层50之间被切割的可能性。
在第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个中，下部P1的顶表面可以具有多边形形状，如图6B中所示。例如，在第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个中，下部P1的顶表面可以包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分。
图7A至图7H是示出根据本发明构思的各种实施方式的制造三维半导体存储器件的方法的剖视图。
为了简要描述，先前参照图2A至图2J描述的元件或步骤可以由相似或相同的附图标记标识，而不重复其重叠描述。
参照图7A，缓冲绝缘层11和下牺牲层可以形成例如顺序地形成为覆盖其上形成外围栅极堆叠PGS和源极/漏极杂质区域13的衬底10。
下牺牲层可以共形地形成为覆盖衬底10的顶表面和外围栅极堆叠PGS。下牺牲层可以由相对于缓冲绝缘层11具有蚀刻选择性的材料形成。缓冲绝缘层11可以从下牺牲层与衬底10之间的区域延伸，并且可以在下牺牲层与外围栅极堆叠PGS之间。缓冲绝缘层11可以是或者可以包括硅氧化物层并且可以通过使用热氧化工艺或沉积工艺而形成。
在一些实施方式中，下牺牲层可以在外围电路区域PCR与连接区域CNR之间被部分地蚀刻。因此，下牺牲图案LSL可以形成在单元阵列区域CAR和连接区域CNR上，并且虚设牺牲图案DSL可以形成在外围电路区域PCR上。
接着，下平坦化绝缘层20可以形成在衬底10上。下平坦化绝缘层20可以被沉积为在下牺牲图案LSL和虚设牺牲图案DSL上具有均匀的厚度。下平坦化绝缘层20可以具有通过平坦化工艺被平坦化的顶表面，并且可以与虚设牺牲图案DSL的最高顶表面基本上共平面。
参照图7B，下接触孔33a和33b可以被形成，穿透下平坦化绝缘层20和虚设牺牲图案DSL。下接触孔33a和33b可以包括分别形成为暴露外围栅极堆叠PGS的第一下接触孔33a以及形成为暴露源极/漏极杂质区域13的第二下接触孔33b。
在下接触孔33a和33b的形成之后，虚设杂质区域15可以通过用第二杂质(例如碳(C)、氮(N)和氟(F)中的至少一种)掺杂源极/漏极杂质区域13而形成，如先前参照图2B所述。
参照图7C，牺牲插塞42和牺牲间隙填充图案44可以形成在下接触孔33a和33b的每个中。
在一些实施方式中，牺牲插塞42和牺牲间隙填充图案44的顶表面可以与下平坦化绝缘层20的顶表面基本上共平面。牺牲插塞42可以由相对于下平坦化绝缘层20和虚设牺牲图案DSL具有蚀刻选择性的材料形成。
参照图7D，其中交替地堆叠牺牲层SL和绝缘层ILD的模制结构110可以形成在下平坦化绝缘层20上。
模制结构110可以在连接区域CNR上的下平坦化绝缘层20上具有阶梯结构。当模制结构110被形成时，外围电路区域PCR上的虚设牺牲图案DSL可以被暴露，或者外围电路区域PCR上的牺牲插塞42的顶表面可以被暴露。
参照图7E，在模制结构110的形成之后，上平坦化绝缘层50可以形成在衬底10上。上平坦化绝缘层50可以从单元阵列区域CAR延伸到外围电路区域PCR，并且可以具有基本上平坦的顶表面。
在上平坦化绝缘层50的形成之后，垂直结构VS和虚设垂直结构DVS可以被形成，如先前参照图2F所述。在这样的实施方式中，垂直结构VS和虚设垂直结构DVS可以形成为穿透模制结构110、下平坦化绝缘层20、下牺牲图案LSL和缓冲绝缘层11，并且可以连接到衬底10。
参照图7F，电极结构ST可以通过用电极EL代替下牺牲图案LSL和牺牲层SL而形成。如先前参照图2G所述，用电极EL替换下牺牲图案LSL和牺牲层SL可以包括形成沟槽、去除由沟槽暴露的下牺牲图案LSL和牺牲层SL以形成栅极区域、以及分别在栅极区域中形成电极EL。
在电极结构ST的形成之后，第一层间绝缘层60和上平坦化绝缘层50可以被图案化，以形成连接区域CNR上的单元接触孔50c以及外围电路区域PCR上的上接触孔50a和50b。
当上接触孔50a和50b形成在上平坦化绝缘层50中时，牺牲间隙填充图案44可以被去除，暴露牺牲插塞42。单元接触孔50c可以形成为暴露电极EL在连接区域CNR上的端部，并且暴露电极EL中的最下面的一个的单元接触孔可以形成为穿透第一层间绝缘层60、上平坦化绝缘层50和下平坦化绝缘层20。
接着，由上接触孔50a和50b暴露的牺牲插塞42可以被去除，以形成暴露虚设杂质区域15的下接触孔33a和33b。这里，牺牲插塞42可以使用选择为相对于下平坦化绝缘层20和虚设牺牲图案DSL具有蚀刻选择性的蚀刻配方被去除。作为牺牲插塞42的去除的结果，衬底10可以被下接触孔33a和33b暴露，并且虚设杂质区域15可以防止由下接触孔33a和33b暴露的衬底10在去除牺牲插塞42的蚀刻工艺期间被蚀刻或损坏，或者减小由下接触孔33a和33b暴露的衬底10在去除牺牲插塞42的蚀刻工艺期间被蚀刻或损坏的可能性。
参照图7G，单元接触插塞CPLG可以形成在单元接触孔50c中和在连接区域CNR上，并且第一外围接触插塞PPLGa和第二外围接触插塞PPLGb可以形成在下接触孔33a、33b和上接触孔50a、50b中以及在外围电路区域PCR上。
如参照图2I所述，第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个可以包括形成为穿透下平坦化绝缘层20的下部P1、以及从下部P1连续地延伸并形成为穿透上平坦化绝缘层50和第一层间绝缘层60的上部P2。
在一些实施方式中，第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个的下部P1可以具有位于电极EL中的最下面一个与第二最下面的一个之间的顶表面。第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的顶表面可以位于比下半导体图案LSP的水平更高的水平处。
参照图7H，第二层间绝缘层70可以形成在覆盖单元接触插塞CPLG以及第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的顶表面的第一层间绝缘层60上。
如上所述，位线接触插塞BPLG、连接接触插塞CNT和外围连接接触插塞PCNT可以形成在第二层间绝缘层70中。此外，位线BL、互连线ICL和外围连接线PCL可以形成在第二层间绝缘层70上。
图8A至图8I是示出根据本发明构思的各种实施方式的制造三维半导体存储器件的方法的剖视图。
为了简要描述，先前参照图2A至图2J描述的元件或步骤可以由相似或相同的附图标记标识，而不重复其重叠描述。
在图8A至图8H的实施方式中，虚设杂质区域15和牺牲插塞42可以在模制结构110的一部分(例如下模制结构110a)的形成之后被形成。
参照图8A，外围逻辑结构PSTR可以形成在衬底10的外围电路区域PCR上。这里，外围逻辑结构PSTR可以包括外围栅极堆叠PGS、源极/漏极杂质区域13和外围绝缘图案35。外围绝缘图案35可以形成为覆盖外围栅极堆叠PGS和源极/漏极杂质区域13，并暴露衬底10的单元阵列区域CAR和连接区域CNR。
参照图8B，下模制结构110a可以形成在衬底10的单元阵列区域CAR和连接区域CNR上。
下模制结构110a可以包括垂直地和交替地堆叠在衬底10上的下牺牲层SLa和下绝缘层ILDa。下模制结构110a的形成可以包括在提供有外围逻辑结构PSTR的衬底10上交替地堆叠下牺牲层SLa和下绝缘层ILDa、然后对下牺牲层SLa和下绝缘层ILDa执行修整工艺。因此，下模制结构110a可以在连接区域CNR上具有阶梯结构。
此外，在下模制结构110a的形成期间，虚设间隔物DSP可以形成在外围绝缘图案35的侧表面上。虚设间隔物DSP可以是或者可以包括下牺牲层SLa和下绝缘层ILDa的未被各向异性蚀刻工艺蚀刻的剩余部分。
参照图8C，下平坦化绝缘层20可以形成在衬底10上。下平坦化绝缘层20可以形成为填充下模制结构110a与外围逻辑结构PSTR之间的间隙区域并具有基本上平坦的顶表面。
下平坦化绝缘层20可以通过形成覆盖衬底10的绝缘层并对绝缘层执行平面化工艺而形成。下平坦化绝缘层20可以形成为覆盖外围逻辑结构PSTR。
接着，第一下接触孔33a和第二下接触孔33b可以形成为穿透下平坦化绝缘层20和外围绝缘图案35。如上所述，在第一下接触孔33a和第二下接触孔33b的形成之后，虚设杂质区域15可以形成在源极/漏极杂质区域13中。
参照图8D，在虚设杂质区域15的形成之后，牺牲插塞42和牺牲间隙填充图案44可以形成在第一下接触孔33a和第二下接触孔33b的每个中。
参照图8E，上模制结构110b可以形成在下模制结构110a上。
上模制结构110b可以包括垂直地和交替地堆叠在下模制结构110a上的上牺牲层SLb和上绝缘层ILDb。上模制结构110b可以通过在衬底10上交替地堆叠上牺牲层SLb和上绝缘层ILDb并且对上牺牲层SLb和上绝缘层ILDb执行修整工艺而形成。上模制结构110b可以形成为在连接区域CNR上具有阶梯结构。
当上模制结构110b被形成时，外围电路区域PCR上的牺牲插塞42和牺牲间隙填充图案44的顶表面可以被暴露。
参照图8F，上平坦化绝缘层50可以形成在外围逻辑结构PSTR和下平坦化绝缘层20上，覆盖上模制结构110b。
在上平坦化绝缘层50的形成之后，垂直结构VS可以形成为穿透下模制结构110a和上模制结构110b。在一些实施方式中，垂直结构VS的形成可以包括形成穿透下模制结构110a和上模制结构110b并暴露衬底10的垂直孔以及在垂直孔的每个中形成与衬底10接触的垂直半导体图案。此外，垂直绝缘图案VP可以在垂直半导体图案的形成之前形成在垂直孔的每个中。在该实施方式中，图2F中所示的下半导体图案LSP的形成在垂直结构VS的形成期间可以被省略。
如上所述，在垂直结构VS的形成期间，虚设垂直结构DVS可以在连接区域CNR上形成为穿透下模制结构110a和上模制结构110b。
参照图8G，在垂直结构VS和虚设垂直结构DVS的形成之后，第一层间绝缘层60可以被形成。第一层间绝缘层60可以形成在上平坦化绝缘层50上，覆盖垂直结构VS和虚设垂直结构DVS的顶表面。
接着，下牺牲层SLa和上牺牲层SLb可以用电极EL替换。结果，其中电极EL垂直地堆叠在衬底10上的电极结构ST可以被形成。
如上所述，在电极结构ST的形成之后，单元接触孔50c以及上接触孔50a和50b可以形成为穿透第一层间绝缘层60和上平坦化绝缘层50。单元接触孔50c可以形成为分别暴露电极EL的端部，并且上接触孔50a和50b可以分别形成为暴露牺牲插塞42。
接着，由上接触孔50a和50b暴露的牺牲插塞42可以被去除，暴露下接触孔33a和33b的内表面以及虚设杂质区域15。
参照图8H，单元接触插塞CPLG可以形成在单元接触孔50c中和在连接区域CNR上，并且第一外围接触插塞PPLGa和第二外围接触插塞PPLGb可以形成在下接触孔33a、33b和上接触孔50a、50b中以及在外围电路区域PCR上。如上所述，第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个可以包括下部P1和上部P2。在一些实施方式中，第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的每个的下部P1的垂直长度可以取决于外围绝缘图案35的厚度和/或下平坦化绝缘层20的厚度而改变。
参照图8I，第二层间绝缘层70可以形成在覆盖单元接触插塞CPLG以及第一外围接触插塞PPLGa和第二外围接触插塞PPLGb的顶表面的第一层间绝缘层60上。
如上所述，位线接触插塞BPLG、连接接触插塞CNT和外围连接接触插塞PCNT可以形成在第二层间绝缘层70中。此外，位线BL、互连线ICL和外围连接线PCL可以形成在第二层间绝缘层70上。
图9是根据发明构思的各种实施方式的三维半导体存储器件的剖视图。
参照图9，第一电极结构ST1和第二电极结构ST2可以在衬底10的单元阵列区域上被提供为彼此间隔开。第一电极结构ST1和第二电极结构ST2的每个可以包括交替地堆叠在衬底10上的电极EL和绝缘层ILD。在一些实施方式中，第一电极结构ST1和第二电极结构ST2可以在一方向上延伸，并且绝缘间隙填充层120可以被提供在第一电极结构ST1与第二电极结构ST2之间。
沟道结构CHS可以包括穿透第一电极结构ST1的第一垂直半导体柱VSP1和穿透第二电极结构ST2的第二垂直半导体柱VSP2、以及将第一垂直半导体柱VSP1和第二垂直半导体柱VSP2彼此连接的水平半导体图案HSP。
第一垂直半导体柱VSP1和第二垂直半导体柱VSP2可以被提供在形成为穿透第一电极结构ST1和第二电极结构ST2的垂直孔中。第一垂直半导体柱VSP1和第二垂直半导体柱VSP2的每个可以包括提供在其最高水平处的导电垫D。第一垂直半导体柱VSP1可以连接到位线BL，第二垂直半导体柱VSP2可以连接到公共源极线CSL。
水平半导体图案HSP可以被提供在形成于衬底10中的水平凹陷区域中。水平半导体图案HSP可以从第一电极结构ST1下面的区域水平地延伸到第二电极结构ST2下面的另一区域，并且可以将第一垂直半导体柱VSP1和第二垂直半导体柱VSP2彼此连接。
外围接触插塞可以通过接触孔连接到MOS晶体管。根据发明构思的一些实施方式，接触孔的上部区域和下部区域可以分开形成，因而当堆叠在单元阵列区域上的电极的数量增加时，可以增大用于形成接触孔的工艺中的工艺余量。
牺牲插塞用于形成外围接触插塞，并且这可以使得能够用导电材料一次填充接触孔的上部区域和下部区域。
虚设杂质区域可以形成在源极/漏极杂质区域上。因此，可以防止源极/漏极杂质区域在去除牺牲插塞时被损坏，或者减小源极/漏极杂质区域在去除牺牲插塞时被损坏的可能性。
虽然已经具体示出和描述了发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而不背离所附权利要求的精神和范围。
本申请要求享有2017年4月7日在韩国知识产权局提交的韩国专利申请第10-2017-0045114号的优先权，其全部内容通过引用在此合并。