制造半导体器件的方法和半导体器件与流程

将于2017年5月26日提交的，包括说明书、附图、以及摘要的，日本专利申请no.2017-104177的公开内容在此通过引用并入本文。

本发明涉及一种制造半导体器件的方法以及半导体器件。具体地说，本发明可优选地应用于使用氮化物半导体的半导体器件。

背景技术

与si和gaas相比，gan基氮化物半导体由于其宽带隙和高电子迁移率而可望应用于高耐压、高输出、以及高频目的的晶体管，并且近年来得到了积极的开发。在这样的晶体管当中，具有常关特性的晶体管特别有用，并且因而研究了使得晶体管具有常关特性的晶体管的结构。

例如，国际公开wo2110/064706公开了一种使用iii族氮化物半导体层的mis场效应晶体管，该晶体管在实际的正栅极电压下导通并能以高速操作。

技术实现要素：

本发明人致力于对使用氮化物半导体的半导体器件的研究和开发并深入研究半导体器件的特性的改进。本发明人具体研究了使得晶体管具有常关特性的晶体管的结构，例如，研究了台面型结构和凹槽栅极结构。

然而，通过发明人的研究，已经发现当在具有台面型mos结构的晶体管中栅极绝缘膜的厚度增加时阈值电势减小，并且从而防止晶体管具有常关特性。

期望解决这样的问题并开发具有很好常关特性的半导体器件。

其它目的和新颖特征将从对该说明书和附图的描述得以明确。

在本申请中所公开的典型实施例被简要地总结如下。

在本申请中所公开的一个实施例的制造半导体器件的方法包括“形成栅极绝缘膜的步骤”，其中该步骤进一步包括以下步骤：通过利用包括第一绝缘体的靶材的溅射处理在台面型氮化物半导体层上形成包括第一绝缘体的第一膜并且通过cvd处理在第一膜上形成包括第二绝缘体的第二膜。

在本申请中所公开的一个实施例的半导体器件包括“栅极绝缘膜”，其中栅极绝缘膜包括第一膜以及形成在第一膜之上的第二膜，并且第一膜包括溅射膜并且第二膜包括cvd膜。

根据在本申请中所公开的以下典型实施例的制造半导体器件的方法，可制造具有很好特性的半导体器件。

根据在本申请中所公开的以下典型实施例的半导体器件，可改善半导体器件的特性。

附图说明

图1是示出了根据第一实施例的半导体器件的配置的截面图。

图2说明了第一和第二比较例中的每一个的在半导体器件的栅电极下方的膜的层叠状态。

图3说明了第一比较例的在半导体器件的栅电极下方的能带。

图4是用于对第一比较例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。

图5是用于对第一比较例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。

图6说明了第二比较例的在半导体器件的栅电极下方的能带。

图7是用于对第二比较例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。

图8说明了第一实施例的在半导体器件的栅电极下方的能带。

图9是用于对第一实施例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。

图10是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图11是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图12是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图13是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图14是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图15是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图16是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图17是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图18是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图19是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图20是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

图21是用于对第二实施例的半导体器件的配置进行说明的截面图。

图22是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

图23是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

图24是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

图25是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

图26是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

图27是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

图28是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

图29是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

图30是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

具体实施方式

尽管为了方便起见以下实施例的每一个可以按照需要在多个部分或实施例中被分开描述，除了特别限定的情况以外，否则它们彼此不是无关的并且处于一种是对另一种的部分或全部的修改、应用示例、详细说明、补充说明等这样的关系。在以下每个实施例的每一个中，当提及要素的数目等(包括数目、数值、量、以及范围)时，除了特别限定的情况以及数目主要明显地限于指定数目以外，该数目不局限于指定数目。换句话说，数目可以不小于或不大于指定数目。

此外，在以下实施例的每一个中，除了特别限定的情况以及组件在原则上被认为是不可缺少的情况以外，实施例的组件(包含要素步骤等)不一定是必不可少的。类似地，在以下实施例中，当描述组件的形状或位置关系等时，除了特别限定的情况以及这样的配置在原则上被认为是不包含在内的情况以外，应该包括与这样的形状等基本紧密相关或类似的任何配置。这同样也适用于要素的数目等(包括数目、数值、量、以及范围)。

在下文中，将参考附图对一些实施例进行详细地描述。

在用于对实施例进行说明的所有附图中，由相同参考数字来表示具有相同功能的组件，并且省略重复描述。当存在多个相似组件(部分)时，可以进一步用符号来标记通用数字以指示出单个或特定部分。在以下实施例中，除了特别需要的情况以外，原则上不重复对相同或相似部分的描述。

此外，为了更好的可视性，用于对每个实施例进行说明的截面图可能不被绘制阴影线。

在截面图中，每个部分的尺寸与实际器件的尺寸不对应，并且为了更好的可视性，可以将特定位置示出为相对较大。

第一实施例

现在参考附图对第一实施例的半导体器件的结构进行描述。

结构的描述

图1是用于对第一实施例的半导体器件的配置进行说明的截面图。图1所示的半导体器件是使用氮化物半导体的金属氧化物半导体场效应晶体管(mosfet，misfet)。还可以将该半导体器件称为高电子迁移率晶体管(hemt)。

第一实施例的半导体器件在衬底sub上具有高阻缓冲层buf。高阻缓冲层buf可以形成在下述成核层之上，所述成核层首先形成在衬底sub之上。

例如，包括硅(si)(其(111)平面被露出)的半导体衬底可用作衬底sub。除了这种硅衬底之外，包括sic、蓝宝石等的衬底也可以用作衬底sub。还可以使用gan衬底。在这种情况下，可以省略成核层。

成核层包括氮化物半导体层。例如，氮化铝(aln)层可用作成核层。

高阻缓冲层buf包括一个或多个氮化物半导体层，该氮化物半导体层包括掺杂有用于形成深层级的杂质的氮化物半导体。例如，包括多个氮化物半导体层的超晶格结构可以是通过使氮化镓(gan)层与氮化铝(aln)层的层叠膜(aln/gan膜)反复层叠而形成的并且可以用作高阻缓冲层buf。

典型地通过iii族元素表面生长而形成衬底sub之上的任何氮化物半导体层(iii-v的化合物半导体层)。

在高阻缓冲层buf之上顺序地形成第一氮化物半导体层s1、第二氮化物半导体层s2、以及第三氮化物半导体层s3。在第三氮化物半导体层s3的一部分上形成第四氮化物半导体层s4。

第二氮化物半导体层s2具有等于或大于第一氮化物半导体层s1的电子亲和能(s1≤s2)。

第三氮化物半导体层s3具有小于第一氮化物半导体层s1的电子亲和能(s1>s3)。

第四氮化物半导体层s4是台面型(台面形、凸状、线状)半导体层并且具有大致矩形的截面。第四氮化物半导体层s4的侧表面可以具有锥形形状(正锥形形状)。第四氮化物半导体层s4具有等于或小于第二氮化物半导体层s2的电子亲和能(s4≤s2)。

第一氮化物半导体层s1可以被称为缓冲层(背势垒层、沟道底层)并且包括例如algan。第二氮化物半导体层s2可以被称为沟道层，并且包括例如ingan。第三氮化物半导体层s3可以被称为势垒层(电子供给层)并且包括例如algan。然而，第三氮化物半导体层具有比第一氮化物半导体层s1更高的al成分。台面型的第四氮化物半导体层s4还被称为2deg溶解层(盖层)并且包括例如ingan。然而，第四氮化物半导体层s4具有等于或高于第二氮化物半导体层s2的in成分。第二氮化物半导体层(沟道层)s2和第四氮化物半导体层(2deg溶解层)s4的每一个均可以是由gan形成的。

在台面型的第四氮化物半导体层(2deg溶解层)s4之上形成栅极绝缘膜gi介于之间的栅电极ge。栅极绝缘膜gi形成为覆盖台面型的第四氮化物半导体层(2deg溶解层)s4。也就是说，栅极绝缘膜gi的宽度(在栅极长度方向上的长度)大于台面型的第四氮化物半导体层(2deg溶解层)s4的宽度。在栅极绝缘膜gi上形成了栅电极ge。栅电极ge的宽度与栅极绝缘膜gi的宽度相同。

第三氮化物半导体层(势垒层)s3的一部分被表面保护膜pro覆盖。在第三氮化物半导体层(势垒层)s3上以及在台面型的第四氮化物半导体层(2deg溶解层)s4的两个相应侧上提供了源电极se和漏电极de。例如，接触孔被形成为通过表面保护膜pro和层间绝缘膜il1的层叠膜，并且在接触孔之内和之上安排相应源电极和漏电极se和de。

在第二氮化物半导体层(沟道层)s2与第三氮化物半导体层(势垒层)s3之间的界面处产生二维电子气(2deg)。然而，在栅电极ge下方，因为台面型的第四氮化物半导体层(2deg溶解层)s4提供有介于之间的栅极绝缘膜gi，因此抑制了2deg的产生。因此，当将预定电压(阈值电压)施加到栅电极ge时，在栅电极ge下方形成沟道，从而晶体管导通。

在第一实施例中，栅极绝缘膜gi是由作为下层的溅射膜gla和作为上层的cvd膜gib配置而成的。溅射膜gla形成在台面型的第四氮化物半导体层(2deg溶解层)s4之上，并且cvd膜gib形成在溅射膜gla之上。这样的层叠膜可以被描述为cvd膜/溅射膜。

如上所述，在第一实施例中，因为栅极绝缘膜gi是由cvd膜/溅射膜配置而成的，因此在mos界面处以及在绝缘膜中正电荷量减小了，从而阈值电压可增大。因此，可改善常关特性。

现在依次描述cvd膜/溅射膜的特性以及使用cvd膜/溅射膜的优点。

cvd膜/溅射膜的特性

溅射膜gla是通过溅射处理形成的。具体地说，溅射膜gla是通过利用绝缘体(诸如氧化物或氮化物)的靶材在非氧化气氛下的溅射处理而形成的。在溅射处理中，在减压和惰性气体(例如ar)气氛下将负电压或高频电压施加到称为靶材的板状沉积材料块上以引起生长放电以使惰性气体原子电离，从而气体离子以高速与靶材表面碰撞。因而，用于配置靶材的沉积材料块的晶粒被喷射并沉积在衬底的表面上，这导致膜形成。

例如，氧化铝(al2o3)膜可用作溅射膜gla。在非氧化气氛(例如诸如ar或氮气这样的惰性气体的气氛)之下通过使用包括氧化铝(al2o3)的靶材的溅射处理可形成氧化铝(al2o3)膜。除了氧化铝(al2o3)膜之外，氮化铝(aln)膜、氧化硅(sio2)膜、氮化硅(sin)膜等可用作溅射膜gla。这样的膜的靶材依次为氮化铝(aln)、氧化硅(sio2)、以及氮化硅(sin)。

cvd膜gib是通过化学气相沉积(cvd)处理形成的。在cvd处理中，将含有目标膜成分的源气体供给到处理室之中，并且通过化学反应使膜沉积在衬底表面上或气相中。

例如，在供给含有目标膜成分的源气体的同时在氧化气氛之下形成所述膜。

例如，氧化铝(al2o3)膜可用作cvd膜gib。三甲基铝和氧化剂(例如h2o、o3)用作氧化铝(al2o3)膜的源气体。除了氧化铝(al2o3)膜之外，氮化铝(aln)膜、氧化硅(sio2)膜、氮化硅(sin)膜等可用作cvd膜gib。氮化铝(aln)膜的源气体包括三甲基铝、氨(nh3)等。氧化硅(sio2)膜的源气体包括硅烷和氧化剂(例如h2o、o3)。氮化硅(sin)膜的源气体包括硅烷和氨(nh3)。

按照这种方式，cvd膜和溅射膜在材料和成膜方法上彼此不同，并且因而各个膜具有以下特性。

cvd膜gib是利用含有氢的化合物(例如三甲基铝或硅烷)作为源气体而形成的，并且因而在膜中含有氢(h)。另一方面，溅射膜gla是利用绝缘体本身作为靶材而形成的，并且因而在膜中氢(h)的含量(浓度)低。例如，cvd膜gib的氢(h)含量比溅射膜gla的氢(h)含量要高。具体地说，例如，cvd膜gib的氢(h)含量为1×10¹⁸/cm³或以上，而溅射膜gla的氢(h)含量为1e17/cm³或以下。可以通过二次离子质谱法(sims)来测量氢(h)含量。应该注意的是例如1e18是指1×10¹⁸。

当诸如al化合物(例如三甲基铝)的有机化合物用作源气体时，碳(c)被引入到膜中。因此，氧化铝(al2o3)膜和氮化铝(aln)膜的每一个均含有碳(c)。cvd膜gib具有1e18/cm³或以上的碳(c)含量，而溅射膜gla具有1e17/cm³或以下的碳(c)含量。可通过二次离子质谱法(sims)来测量碳(c)含量。

使用cvd膜/溅射膜的优点

如上所述，使用cvd膜/溅射膜的层叠膜作为栅极绝缘膜gi这可以提高阈值电压。参考图1至图9来描述与第一和第二比较例相比的这样的优点。第一比较例对应于使用单个cvd膜(cvdal2o3)作为栅极绝缘膜gi的情况。第二比较例对应于使用单个溅射膜(溅射al2o3)作为栅极绝缘膜gi的情况。

图2说明了第一和第二比较例中的每一个的在半导体器件的栅电极下方的膜的层叠状态。如图2所示，在第一和第二比较例中，使用单层膜作为栅极绝缘膜gi。其它配置与第一实施例(图1)类似。图3说明了在第一比较例的半导体器件的栅电极下方的能带。图4和图5的每一个是用于对第一比较例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。图6说明了在第二比较例的半导体器件的栅电极下方的能带。图7是用于对第二比较例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。图8说明了在第一实施例的半导体器件的栅电极下方的能带。图9是用于对第一实施例的半导体器件的栅极绝缘膜的厚度与阈值电压之间的关系进行说明的图示。应该注意的是可将“栅极绝缘膜的厚度与阈值电压之间的关系”翻译为“阈值电压vt对栅极绝缘膜的厚度的依赖性”。在该关系图中，横轴表示厚度(nm)，并且纵轴表示vt(v)。在图4、5、7、以及9中，虚线图(a1，a2)的每一个表示在mos界面处或在膜中不具有正电荷的理想半导体器件的曲线图。示出了能带的每个图是夹断期间的能带图。

描述第一比较例，即使用单个cvd膜(cvdal2o3)作为栅极绝缘膜gi的情况。在第一比较例的情况下，如图3所示，在台面型的第四氮化物半导体层(2deg溶解层)s4与栅极绝缘膜(cvd膜)之间的界面(在下文中称为mos界面)处产生正电荷。正电荷的量为2e12至1e13/cm²。

图3中的虚线表示在mos界面处没有正电荷的情况下的能带。在这种情况下，由于在第一氮化物半导体层(缓冲层)s1与第二氮化物半导体层(沟道层)s2之间的界面处所产生的负极化电荷而在直接位于栅电极下方的台面型的第四氮化物半导体层(2deg溶解层)s4中产生高电场。在mos界面处没有正电荷的理想情况下，将台面型的第四氮化物半导体层(2deg溶解层)s4的电通量密度传递到栅极绝缘膜。因此，通过增加栅极绝缘膜的厚度使阈值电压偏移到正侧。

另一方面，当在mos界面处产生正电荷时，根据高斯定律在mos界面处cvdal2o3的电通量密度的极性反转。具体地说，在mos界面处没有正电荷的情况下，如图3中的虚线所示阈值电压位于正侧。另一方面，如图3中的实线所示mos界面处的正电荷使阈值电压偏移到负侧。其结果是，阈值电压是负的。在图3中，向上箭头表示“负方向的阈值电压”，并且向下箭头表示“正方向的阈值电压”(对于图6同样适用)。

如图4中的曲线图(b1)所示，随着栅极绝缘膜(cvdal2o3)的厚度的增加，阈值电压向负侧的这种偏移更加明显。例如，当对于开关晶体管而言栅极绝缘膜(cvdal2o3)具有40至100nm的实际厚度时，阈值电压为-1v或更低。

描述第二比较例，即使用单个溅射膜(溅射al2o3)作为栅极绝缘膜gi的情况。在这种情况下，如图6所示，在栅极绝缘膜(cvdal2o3)中产生正电荷，而在mos界面处基本为零。因此，图17中的曲线图(b2)变得向上凸起，并且随着栅极绝缘膜(cvdal2o3)的厚度增加，由于栅极绝缘膜中的正电荷而使阈值电压降低。例如，当对于开关晶体管而言栅极绝缘膜(溅射al2o3)具有40至100nm的实际厚度时，阈值电压为负。

另一方面，如在第一实施例中那样，当cvd膜/溅射膜(特别是cvdal2o3/溅射al2o3的层叠膜)用作栅极绝缘膜gi时，不会在mos界面处引起正电荷的溅射al2o3存在于mos界面附近，并且不会在绝缘膜中引起正电荷的cvdal2o3存在于溅射al2o3上。因此，在mos界面处的正电荷降低了的同时，抑制了栅极绝缘膜中的正电荷，并且因而阈值电压可增加(参见图8)。

具体地说，因为在没有氧化剂的非氧化性气氛中形成了用于配置第一实施例的栅极绝缘膜gi的下层的溅射膜，因此抑制了台面型的第四氮化物半导体层(2deg溶解层)的氧化，并且从而可降低mos界面处的正电荷。

对于溅射膜，虽然可降低mos界面处的正电荷，但是由于等离子体损伤而可能在膜中产生正电荷。因此，增加溅射膜的厚度会增大对膜中的正电荷的影响，从而阈值电压直接以膜厚度的平方减小(参见图7中的曲线图(b2))。因此cvd膜用作栅极绝缘膜gi的上层。因为cvd膜没有受到等离子体损伤，因此在膜中不产生正电荷。另外，即使cvd膜的厚度增加了，膜中的电荷仅具有轻微影响，从而阈值电压线性地变化(参见图9中的曲线图(c))。

如上所述，在第一实施例中，在台面型的第四氮化物半导体层(2deg溶解层)上形成了仅在mos界面处引起少量正电荷的溅射膜，并且使溅射膜的厚度小以减小对膜中的正电荷的影响，并且在绝缘膜中具有少量正电荷的cvd膜被形成为达到半导体器件所需的栅极绝缘膜的厚度。这使得可以增加阈值电压并且从而改善常关特性。

如上所述，溅射膜优选地尽可能薄以降低对膜中正电荷的影响。例如，溅射膜的厚度优选地为20nm或更小，并且更优选地为10nm或更小(参照图9的曲线图(c))。

第一验证

现在利用数字表达式来描述第一和第二比较例以及第一实施例的阈值电压。

可由表达式(1)来表示阈值电压，并且可由通过对表达式(1)与厚度进行微分而获得的表达式(2)来表示阈值的曲线图的梯度。可由表达式(3)来表示mos界面电荷(nit)。

vt＝-0.5·(q·not)/(ε0·εr)·t²–(q·niteff)/(ε0·εr)·t+φb–(δec+ef)+2deg溶解层增量+势垒层减量···(1)

dvt/dt＝(q·not)/(ε0·εr)·t–(q·niteff)/(ε0·εr)···(2)

qnit＝qnpo+qniteff···(3)

vt：阈值电压

qnit＝qnpo+qniteff：mos界面电荷

qnot：栅极绝缘膜中的电荷

-qnot：在缓冲层与沟道层之间的界面处所产生的电荷

t：绝缘膜的厚度

q：基本电荷

ε0：介电常数

εr：绝缘膜的介电常数

φb：栅电极与绝缘膜之间的势垒高度

δec：绝缘膜与沟道层之间的不连续量

ef：费米能量

测量阈值电压vt对栅极绝缘膜的厚度的依赖性，并且从表达式(1)中的t的二次系数值a2来估计not(栅极绝缘膜中的电荷)，并且从表达式(1)中的t的主系数值a1来估计qnit＝qnpo+qniteff：(mos界面电荷)。

a2＝0.5(q·not)/(ε0·εr)···(4)

not＝2((ε0·εr)/q)·a2···(5)

a1＝(q·niteff)/(ε0·εr)···(6)

niteff＝((ε0·εr)/q)·a1···(7)

在第一比较例中，即在使用单个cvd膜(cvdal2o3)作为栅极绝缘膜gi的情况下，在mos界面处产生高浓度的正电荷，而绝缘膜中的电荷量足够小。因此，表达式(1)中的栅极绝缘膜的厚度t的二次系数为零，并且依赖性呈直线(图4)。当在mos界面处存在高浓度的正电荷时，阈值电压随着栅极绝缘膜的厚度的增加而减小。此时，梯度对应于a1，并且从表达式(2)或(7)获得niteff＝a1·(ε0·εr)/q···(8)，并且由npo+niteff来表示nit(mos界面电荷)(图5)。

在第二比较例中，也就是说，在使用单个溅射膜(溅射al2o3)作为栅极绝缘膜gi的情况下，nit(mos界面电荷)基本为零。因此，获得niteff＝((ε0·εr)/q)·a1＝-npo。

然而，因为在栅极绝缘膜中产生了正电荷not，因此夹断期间的能带如图6所示。此时，如图7所示，vt对栅极绝缘膜的厚度的依赖性向上凸起。因而，vt随着薄栅极绝缘膜的区域中的或者使得表达式(2)中的dvt/dt>0的厚度的区域中的栅极绝缘膜的厚度而增加。然而，由于栅极绝缘膜中的正电荷，栅极绝缘膜的厚度进一步增加导致表达式(2)中的dvt/dt<0，并且vt开始减小。因此，当栅极绝缘膜的厚度增大到例如约50至100nm这样的器件所需的厚度时，vt变为负的。

另一方面，如第一实施例那样，当cvd膜/溅射膜的层叠膜用作栅极绝缘膜gi时，溅射膜应形成为在满足表达式(2)中的dvt/dt>0的厚度范围之内，并且cvd膜应形成在溅射膜之上以便栅极绝缘膜具有期望厚度(例如如前所述约50至100nm)。cvd处理允许膜中的少量电荷，并且因而使得可以形成高达期望厚度(例如如前所述约50至100nm)的绝缘膜，同时保持表达式(2)中的dvt/dt>0。在这种cvd膜/溅射膜的层叠结构中，因为在表达式(2)中给出dvt/dt>0，因此vt随着栅极绝缘膜的厚度的增加而线性增加(参见图9中的曲线图(c))。在满足dvt/dt>0(即满足dvt/dt＝-(q·not)/(ε0·εr)·t1–(q·niteff)/(ε0·εr)>0)的溅射膜的厚度t1的范围中，给出以下关系。

0<t1<-niteff/not

假设在t＝t1处给出dvt/dt＝a1。用t来表示溅射膜的厚度t1与cvd膜的厚度t2的总厚度。因而，在t>t1时给出以下表达式。

vt＝-0.5·(q·not)/(ε0·εr)·t²–(q·niteff)/(ε0·εr)·t+φb–(δec+ef)+2deg溶解层增量+势垒层减量···(1)

dvt/dt＝(q·not)/(ε0·εr)·t–(q·niteff)/(ε0·εr)＝a1···(2)

因此，vt由以下表达式来表示(参见图9中的图(c))。

vt＝a1·(t–t1)+φb–(δec+ef)+2deg溶解层增量+势垒层减量···(9)

第二验证

随后，利用在第一验证中所描述的数字表达式来描述第一和第二比较例以及第一实施例的阈值电压的示例。

在第一比较例中，即在单个cvd膜(cvdal2o3)用作栅极绝缘膜gi的情况下，根据图5中的曲线图(b1)将数值代入表达式(1)中，并且由此获得以下表达式。

vt＝-3.2e–2·t–0.15(v)···(1-1)

dvt/dt＝-3.2e–2(v/nm)···(2-1)

从niteff＝((ε0·εr)/q)·a1···(7)计算出niteff＝1.6e12cm^-2

a1：表达式(1)中t的主系数值。

因为npo(在缓冲层与沟道层之间的界面处所产生的电荷)为2.6e12cm^-2，因此从qnit＝qnpo+qniteff在mos界面处产生+4.2e12cm^-2的正电荷。膜中的电荷为零。

如下从表达式(1-1)获得由单个cvd膜(cvdal2o3)所形成的具有60nm厚度的栅极绝缘膜的晶体管的阈值电压：vt＝-3.2e–2·60–0.15(v)＝-1.77v。也就是说，阈值电压为负的。

在第二比较例中，即在单个溅射膜(溅射al2o3)用作栅极绝缘膜gi的情况下，根据图7中的曲线图(b2)将数值代入表达式(1)中，并且因此获得以下表达式。

vt＝a2·t²+a1·t＝-1.2e–3·t²+5.3e–2·t(v)···(1-2)

dvt/dt＝-2.4e–3·t+5.3e–2(v/nm)···(2-2)

此时从niteff＝((ε0·εr)/q)·a1···(7)计算出niteff＝-2.6e12cm^-2

a1：表达式(1-2)中的t的主系数值。

-npo(在缓冲层与沟道层之间的界面处所产生的电荷)为2.6e12cm^-2。因此，mos界面电荷(nit＝npo+niteff)为零。

从not＝2((ε0·εr)/q)·a2···(5)计算出膜中的电荷not+1.19e18cm³

a2：表达式(1-2)中的t的二次系数值。

如下从表达式(1-2)获得由单个溅射膜(溅射al2o3)所形成的具有60nm厚度的栅极绝缘膜的晶体管的阈值电压：vt＝-1.2e–3·60²+5.3e-2·60＝0.432–3.18＝-2.7(v)。也就是说，阈值电压是负的。

另一方面，如在第一实施例中那样，当cvdal2o3/溅射al2o3的层叠膜用作栅极绝缘膜gi时，将下面的电场施加于厚度t1为5nm的溅射al2o3。

dvt/dt＝a1＝-2.4e–3·5+5.3e–2＝4.1e–2(v/nm)···(2-3)

假设溅射al2o3上的cvdal2o3厚度为55nm。因为cvdal2o3中的电荷为零，因此保持mos界面电荷并获得以下表达式。

vt＝a1(60–5)＝4.1e–2·(60–5)＝2.3(v)···(3-3)

因而，阈值电压(vt)是2.3(v)，即正的。

如上所述，第一和第二验证证明了具有cvd膜/溅射膜的层叠结构的栅极绝缘膜的有用性。第二验证中的数值仅作为示例示出，并且第一实施例不限于具有这种数值的任何配置。

对制造方法的描述

现在参考图10至图20来描述制造第一实施例的半导体器件的方法，同时进一步阐明半导体器件的配置。图10至图20的每一个是用于对第一实施例的半导体器件的制造过程进行说明的截面图。

如图10所示，在衬底sub上形成未图示的成核层，并且此后在成核层上形成高阻缓冲层buf。例如包括其(111)平面被露出的硅(si)的半导体衬底用作衬底sub，并且例如利用金属有机化学气相沉积(mocvd)处理等在衬底sub上外延生长约200nm的氮化铝(aln)层以作为成核层。

除了这种硅衬底之外，包括sic、蓝宝石等的衬底也可以用作衬底sub。还可以使用gan衬底。在这种情况下，可以省略成核层。成核层和在成核层之后的任何氮化物半导体层(iii-v的化合物半导体层)典型地是通过iii族元素平面生长(在该实施例中通过镓平面生长或铝平面生长)形成的。

随后，通过使氮化镓(gan)层和氮化铝(aln)层的层叠膜(aln/gan膜)反复层叠而在成核层上形成超晶格结构以作为高阻缓冲层buf。例如，利用金属有机化学气相沉积处理等使约20nm厚的氮化镓(gan)层和约5nm厚的氮化铝(aln)层交替地外延生长。例如，层叠膜是由40层形成的。例如，利用金属有机化学气相沉积处理等在超晶格结构上外延生长algan层以作为高阻缓冲层buf的一部分。例如，algan层具有约1至2μm的厚度。

随后，利用金属有机化学气相沉积处理等在高阻缓冲层buf上外延生长约1μm的algan层以作为第一氮化物半导体层(缓冲层)s1。由于algan层的组成元素比率，例如对于alxga1-xn而言x是0至0.1(0≤x≤0.1)。例如，x是0.05。

随后，利用金属有机化学气相沉积处理等在第一氮化物半导体层s1上外延生长约50nm的ingan层以作为第二氮化物半导体层(沟道层)s2。由于ingan层的组成元素比率，例如对于iny1ga1-y1n而言y1是0至0.05(0≤y1≤0.05)。

随后，利用金属有机化学气相沉积处理等在第二氮化物半导体层s2上外延生长约20nm的algan层以作为第三氮化物半导体层(势垒层)s3。由于algan层的组成元素比率，例如对于alzga1-zn而言z大于x且小于0.4(x<z<0.4)。例如，z是0.25。

随后，利用金属有机化学气相沉积处理等在第三氮化物半导体层s3上外延生长约30nm的ingan层以作为第四氮化物半导体层(2deg溶解层)s4。由于ingan层的组成元素比率，对于iny2ga1-y2n而言y2等于或大于y1且等于或小于0.05(y1≤y2≤0.05)。

例如，在将载气体和源气体引入到设备的同时，第一至第四氮化物半导体层s1至s4生长。每个含有氮化物半导体层(在这里algan层或ingan层)的组成元素的气体用作源气体。例如，三甲基铝(tmal)、三甲基镓(tmg)、以及氨分别用作al、ga、以及n的源气体以用于形成algan层。例如，三甲基铟(tmi)、三甲基镓(tmg)、以及氨分别用作in、ga、以及n的源气体以用于形成ingan层。按照这种方式，外延生长处理通过对每个源气体的流量进行调节可以容易且准确的调节每层的组成元素比率。此外，外延生长处理通过切换源气体可以容易且连续地形成具有不同元素组成的层。

随后，如图11所示，利用等离子体cvd处理等在第四氮化物半导体层s4上沉积约100nm的氧化硅膜以作为绝缘膜if1。

随后，如图12所示，利用光刻和蚀刻技术来对绝缘膜if1进行处理。具体地说，在绝缘膜if1上形成未图示的光致抗蚀剂膜，并且该光致抗蚀剂膜仅留在台面型的第四氮化物半导体层(2deg溶解层)s4的形成区域中。随后，以光致抗蚀剂膜作为掩模来对绝缘膜if1进行蚀刻。随后，去除光致抗蚀剂膜。

随后，如图13所示，以绝缘膜if1作为掩模来对第四氮化物半导体层s4进行蚀刻。例如，通过使用氯基气体的干蚀刻来对第四氮化物半导体层s4进行处理。将具有期望形状的膜的底层膜作为掩模的这种蚀刻称为图案化。向基氯气体添加氟基气体增大了第三氮化物半导体层s3与第四氮化物半导体层s4之间的蚀刻选择性，这导致蚀刻可控性提高了。第四氮化物半导体层s4的侧表面可以是锥形的。

随后，如图14所示，去除台面型的第四氮化物半导体层s4上的绝缘膜if1。例如，通过干蚀刻或湿蚀刻来去除绝缘膜if1。

随后，在台面型的第四氮化物半导体层(2deg溶解层)s4和第三氮化物半导体层(势垒层)s3之上形成表面保护膜pro。例如，通过等离子体cvd处理等沉积约100nm的氮化硅膜以作为表面保护膜pro。除了氮化硅膜(sin膜)之外，氧化硅膜(sio2膜)、氮氧化硅膜(sion膜)、氧化铝膜(al2o3膜)等等可以用作表面保护膜pro。这种绝缘膜可以是通过任何可能的方法形成的而没有限制，并且例如氧化硅膜可是通过热cvd处理形成的。例如，氧化铝膜可是通过原子层沉积(ald)处理形成的。

随后，去除台面型的第四氮化物半导体层(2deg溶解层)s4上的表面保护膜pro。例如，利用在台面型的第四氮化物半导体层(2deg溶解层)s4上具有开口的未描绘的光致抗蚀剂膜对台面型的第四氮化物半导体层(2deg溶解层)s4之上的以及在第四氮化物半导体层s4的任一侧上的第三氮化物半导体层(势垒层)s3的部分区域之上的表面保护膜pro进行蚀刻(图15)。这使得台面型的第四氮化物半导体层(2deg溶解层)s4的表面以及第四氮化物半导体层s4的任一侧上的第三氮化物半导体层(势垒层)s3的一部分露出。按照这种方式，将台面型的第四氮化物半导体层(2deg溶解层)s4与图中右侧(靠近漏电极的一侧)上的表面保护膜pro分开安排，并且第三氮化物半导体层(势垒层)s3从氮化物半导体层s4与表面保护膜pro之间露出。将台面型的第四氮化物半导体层(2deg溶解层)s4与图中左侧(靠近源电极的一侧)的表面保护膜pro分开安排，并且第三氮化物半导体层(势垒层)s3从氮化物半导体层s4与表面保护膜pro之间露出。随后，去除光致抗蚀剂膜。

随后，如图16和图17所示，在台面型的第四氮化物半导体层(2deg溶解层)s4上形成栅极绝缘膜gi。例如，在包括台面型的第四氮化物半导体层(2deg溶解层)s4以及在第四氮化物半导体层s4的任一侧上的第三台面型氮化物半导体层(势垒层)s3的露出部分的表面保护膜pro之上形成cvd膜/溅射膜的层叠膜以作为栅极绝缘膜gi。

例如，如图16所示，利用溅射处理沉积约5nm厚的氧化铝膜(al2o3膜)。具体地说，在诸如使用氧化铝(al2o3)为靶材的ar气氛这样的非氧化性气氛之下通过溅射处理形成氧化铝膜(al2o3膜)。

随后，如图17所示，利用cvd处理沉积约55nm厚的氧化铝膜(al2o3膜)。例如，在将三甲基铝(tmal)和o3引入到设备中以作为源气体的同时形成氧化铝膜(al2o3膜)。尽管在此利用cvd处理来形成氧化铝膜，但是也可以利用ald处理来形成膜。ald处理是cvd处理之一。在ald处理中，使用自限性特性作为原子的性质，原子一次沉积一层。在ald处理中，通过重复(1)使前体带电、(2)清洗、(3)使随后前体带电、以及(4)清洗的循环，原子层一次沉积一层。因为利用化学蒸汽使得前体带电，因此ald处理被认为是cvd处理之一。

在第一实施例中，cvd膜gib的氢(h)或碳(c)的含量为1e18/cm³或以上，并且溅射膜gla的氢(h)或碳(c)的含量为1e17/cm³或以下。可通过二次离子质谱法(sims)来测量氢(h)的含量。

虽然在这里溅射膜gla和cvd膜gib均是氧化铝(al2o3)膜，但这些膜可以是相同的膜或不同的膜。例如，溅射膜gla和cvd膜gib的组合不仅可以是溅射al2o3和cvdal2o3，而且可以是溅射al2o3和cvdaln、溅射al2o3和cvdsio2、以及溅射al2o3和cvdsin的组合中的任何一种。

该组合还可以是溅射aln和cvdal2o3、溅射aln和cvdaln、溅射aln和cvdsio2、以及溅射aln和cvdsin的组合中的任何一种。

该组合还可以是溅射sio2和cvdal2o3、溅射sio2和cvdaln、溅射sio2和cvdsio2、以及溅射sio2和cvdsin的组合中的任何一种。

该组合还可以是溅射sin和cvdal2o3、溅射sin和cvdaln、溅射sin和cvdsio2、以及溅射sin和cvdsin的组合中的任何一种。

按照这种方式，以绝缘体本身为靶材所形成的溅射膜有效地用于防止台面型的第四氮化物半导体层(2deg溶解层)s4的表面的氧化。

随后，如图18所示，在栅极绝缘膜gi上形成栅电极ge。例如，利用溅射处理等在栅极绝缘膜gi上沉积约200nm厚的氮化钛(tin)膜以作为导电膜(栅电极ge的构成材料)。可对栅电极ge的构成材料或厚度进行适当地调节。除了tin之外，掺杂有诸如b或p这样的掺杂剂的多晶硅可以用于栅电极ge。此外，可以使用ti、al、ni、pt、以及au，并且还可以使用它们的si或n化合物。还可以使用通过使这样的材料膜层叠所形成的多层膜。

随后，利用光刻技术在栅电极形成区域中形成未图示的光致抗蚀剂膜，并且用该光致抗蚀剂膜作为掩模来对tin膜进行蚀刻，从而形成栅电极ge。例如，通过利用含有cl2作为主要成分的气体的干蚀刻来对tin膜进行蚀刻。随后，去除该光致抗蚀剂膜。可以使用氟基气体以代替诸如cl2这样的氯基气体。可以使用氯基气体和氟基气体的混合气体。随后，对作为栅电极(tin膜)ge的底层的栅极绝缘膜(氧化铝膜)gi进行蚀刻。例如，通过利用含有bcl3作为主要成分的气体的干蚀刻来对氧化铝膜进行蚀刻。随后，去除光致抗蚀剂膜。

随后，如图19所示，在栅电极ge和表面保护膜pro上形成层间绝缘膜il1。例如，利用cvd处理等沉积约2μm的氧化硅膜以作为层间绝缘膜il1。由原硅酸四乙酯作为源材料所形成的所谓的teos膜可以用作氧化硅膜。随后，利用光刻和蚀刻技术在层间绝缘膜il1中形成接触孔。例如，在层间绝缘膜il1上形成未图示的光致抗蚀剂膜，该光致抗蚀剂膜在源电极耦合区域和漏电极耦合区域的每一个中均具有开口。随后，利用光致抗蚀剂膜作为掩模来对层间绝缘膜il1和表面保护膜pro进行蚀刻，由此形成接触孔。例如，通过使用含有sf6作为主要成分的气体(氟基气体)的干蚀刻来对层间绝缘膜il1进行蚀刻。这使位于栅电极ge的两个相应侧上的源电极耦合区域和漏电极耦合区域中的每一个中的第三氮化物半导体层(势垒层)s3露出。

随后，如图20所示，在相应接触孔中并且在层间绝缘膜il1上形成源电极se和漏电极de。例如，在包括接触孔的内部的层间绝缘膜il1上形成导电膜。例如，形成al/ti膜以作为导电膜。例如，利用溅射处理等在包括接触孔的内部的层间绝缘膜il1之上形成约20nm厚的ti膜，并且利用溅射处理等在ti膜上形成约2μm厚的al膜。随后，执行热处理。例如，在500℃执行30分钟的热处理。其结果，可在导电膜(al/ti膜)与底层之间建立欧姆接触。au(1μm)/ti(10nm)膜可以代替al/ti膜用作导电膜。

随后，在源电极se和漏电极de的每个形成区域中形成未图示的光致抗蚀剂膜，并且用该光致抗蚀剂膜作为掩模对导电膜(al/ti膜)进行蚀刻。例如，通过使用包含cl2作为主要成分的气体的干法蚀刻来对导电膜(al/ti膜)进行蚀刻。

可对用于配置源电极se和漏电极de的导电膜的构成材料或厚度进行适当的调节。优选地将与氮化物半导体层欧姆接触的材料用作这样的导电膜。

随后，在包括在源电极se之上的以及在漏电极de之上的层间绝缘膜il1上形成绝缘膜。此外，可以形成覆盖互连层。可以在最上面的互连层之上形成包括绝缘膜的保护膜。

通过上述步骤，可形成第一实施例的半导体器件。上述处理仅作为示例示出，并且第一实施例的半导体器件可以通过除了这种处理之外的处理来制造。

第二实施例

尽管第一实施例示例性地描述了下述台面型晶体管，在该台面型晶体管中在栅电极下方安排栅极绝缘膜介于之间的台面形状的氮化物半导体，但是也可以使用凹槽栅型晶体管。没有描述与第一实施例相似的配置和制造过程。

现在参考附图对第二实施例的半导体器件进行详细地描述。

结构描述

图21是用于对第二实施例的半导体器件的配置进行说明的截面图。图21中所示的半导体器件是使用氮化物半导体的mos场效应晶体管，并且还可以被称为高电子迁移率晶体管(hemt)。第二实施例的半导体器件是所谓的凹槽栅型半导体器件。

在第二实施例的半导体器件中，在衬底sub上提供高阻缓冲层buf。高阻缓冲层buf可以形成在下述成核层之上，所述成核层首先形成在衬底sub之上。

与第一实施例相似的相应材料可用于衬底sub、成核层、以及高阻缓冲层buf。在高阻缓冲层buf上顺序地形成第一至第三氮化物半导体层s1至s3，并且在第三氮化物半导体层s3上形成第五氮化物半导体层s5。第五氮化物半导体层s5可以被省略。

第二氮化物半导体层s2具有大于第一氮化物半导体层s1的电子亲和能(s1<s2)。

第三氮化物半导体层s3具有小于第一氮化物半导体层s1的电子亲和能(s1>s3)。

第五氮化物半导体层s5具有大于第一氮化物半导体层s1的电子亲和能(s5>s1)。

第一氮化物半导体层s1可以被称为缓冲层(背势垒层、沟道底层)并且包括例如algan。第二氮化物半导体层s2可以被称为沟道层并且包括例如ingan。第三氮化物半导体层s3可以被称为势垒层(电子供给层)并且包括例如algan。第五氮化物半导体层s5可以被称为盖层并且包括例如ingan。第二氮化物半导体层(沟道层)s2和第五氮化物半导体层(盖层)s5的每一个均可以是由gan形成的。

第二实施例的半导体器件包括形成在第二氮化物半导体层(沟道层)s2之上的栅极绝缘膜gi介于之间的栅电极ge以及形成在栅电极ge的两个相应侧上的第五氮化物半导体层(盖层)s5之上的源电极se和漏电极de。栅电极ge形成在下述沟槽(也称为凹槽)之内，其中栅极绝缘膜gi介于之间，所述沟槽穿过第五和第三氮化物半导体层(盖层，势垒层)s5和s3并到达第二氮化物半导体层(沟道层)s2的中部。

在第二氮化物半导体层(沟道层)s2与第三氮化物半导体层(势垒层)s3之间的界面附近的第二氮化物半导体层(沟道层)s2中产生二维电子气(2deg)。通过提供有栅电极ge的沟槽t二维电子气(2deg)被分开。因此，在将预定电压(阈值电压)施加到栅电极ge上时，在栅极绝缘膜gi与第二氮化物半导体层(沟道层)s2的界面附近形成沟道，并且因而晶体管导通。

在第二实施例中，栅极绝缘膜gi是由作为下层的溅射膜gla和作为上层的cvd膜gib配置而成的。溅射膜gla形成在沟槽t之内以及表面保护膜pro之上，并且cvd膜gib形成在溅射膜gla之上。

按照这种方式，在第二实施例中，因为栅极绝缘膜gi也是由cvd膜/溅射膜配置而成的，因此在mos界面处以及在绝缘膜中正电荷量减少了，从而如在第一实施例中所详细描述的阈值电压可增大。因此，可改善常关特性。

验证

随后，利用在第一实施例的第一验证中所描述的数字表达式来示例性地计算第一和第二比较例以及第一实施例的阈值电压。在第二实施例中，第一比较例对应于单个cvd膜(cvdal2o3)用作栅极绝缘膜gi的情况，并且第二比较例对应于单个溅射膜(溅射al2o3)用作栅极绝缘膜gi的情况。

在第一比较例中，即在单个cvd膜(cvdal2o3)用作栅极绝缘膜gi的情况下，将数值代入表达式(1)中，并且因而获得以下表达式。

vt＝-1.2e–2·t–0.44(v)···(1-4)

dvt/dt＝-1.2e–2(v/nm)···(2-4)

从nit＝-npo+niteff···(3)计算出niteff＝6.2e11cm^-2。因为npo(在缓冲层与沟道层之间的界面处所产生的电荷)为2.6e12cm^-2，因此从nit＝-npo+niteff在mos界面处产生+3.2e12cm^-2的正电荷。膜中的电荷为零。

如下从表达式(1-4)获得具有由单个cvd膜(cvdal2o3)所形成的60nm厚的栅极绝缘膜的晶体管的阈值电压：vt＝-1.2e–2·60–0.44(v)＝-0.28v。也就是说，阈值电压为负的。

在第二比较例中，也就是说，在单个溅射膜(溅射al2o3)用作栅极绝缘膜gi的情况下，将数值代入表达式(1)中，并且获得以下表达式。

vt＝a2·t²+a1·t＝-1.2e–3·t²+5.3e–2·t(v)···(1-5)

dvt/dt＝-2.4e–3·t+5.3e–2(v/nm)···(2-5)

此时，给出niteff＝-2.6e12cm^-2。npo(在缓冲层与沟道层之间的界面处所产生的电荷)为2.6e12cm^-2。因此，从nit＝-npo+niteff以及mos界面电荷(nit)为零，膜中的电荷not为+1.19e18cm³。

如下从表达式(1-5)获得具有由单个溅射膜(溅射al2o3)所形成的60nm厚的栅极绝缘膜的晶体管的阈值电压：vt＝-1.2e–3·60²+5.3e-2·60＝0.432–3.18＝-2.7(v)。也就是说，阈值电压是负的。

另一方面，如在第二实施例中那样，当cvdal2o3/溅射al2o3的层叠膜用作栅极绝缘膜gi时，将以下电场应用于具有5nm厚度t1的溅射al2o3。

dvt/dt＝a1＝-2.4e–3·5+5.3e–2＝4.1e–2(v/nm)···(2-3)

假设溅射al2o3上的cvdal2o3厚度为55nm。因为cvdal2o3中的电荷为零，因此保持mos界面电荷并获得以下表达式。

vt＝a1(60–5)＝4.1e–2·(60–5)＝2.3(v)···(3-3)

因此，阈值电压(vt)是2.3(v)，即正的。

如上所述，上述验证证明了具有cvd膜/溅射膜的层叠结构的栅极绝缘膜的有用性。验证中的数值仅作为示例示出，并且第二实施例不局限于具有这种数值的任何配置。

对制造方法的描述

现在参考图22至图30对制造第二实施例的半导体器件的方法进行描述，同时进一步阐明半导体器件的配置。图22至图30的每一个是用于对第二实施例的半导体器件的制造过程进行说明的截面图。

如图22所示，在衬底sub上顺序地形成未图示的成核层、高阻缓冲层buf、第一氮化物半导体层(缓冲层)s1、第二氮化物半导体层(沟道层)s2、以及第三氮化物半导体层(势垒层)s3。在第三氮化物半导体层(势垒层)s3上形成第五氮化物半导体层(盖层)s5。

衬底sub、未图示的成核层、以及高阻缓冲层buf可是利用与第一实施例相似的材料和步骤而形成的。

随后，利用金属有机化学气相沉积处理等在高阻缓冲层buf上外延生长约1μm的algan层以作为第一氮化物半导体层(缓冲层)s1。由于algan层的组成元素比率，例如对于alxga1-xn而言x是0至0.1(0≤x≤0.1)。

随后，利用金属有机化学气相沉积处理等在第一氮化物半导体层s1上外延生长约50nm的ingan层以作为第二氮化物半导体层(沟道层)s2。由于ingan层的组成元素比率，例如对于iny1ga1-y1n而言y1是0至0.05(0≤y1≤0.05)。

随后，利用金属有机化学气相沉积处理等在第二氮化物半导体层s2上外延生长约20nm的algan层以作为第三氮化物半导体层(势垒层)s3。由于algan层的组成元素比率，例如对于alzga1-zn而言z大于x且小于0.4(x<z<0.4)。

随后，利用金属有机化学气相沉积处理等在第三氮化物半导体层s3上外延生长约30nm的ingan层以作为第五氮化物半导体层(盖层)s5。由于ingan层的组成元素比率，对于iny2ga1-y2n而言y2等于或小于y1且为0至0.05(y2≤y1≤0.05)。

例如，如第一实施例那样，在将源气体引入到设备的同时，第一至第五氮化物半导体层s1至s5可生长。

随后，如图23所示，在第五氮化物半导体层(盖层)s5上通过pecvd处理沉积例如约100nm厚的氮化硅膜以作为包括绝缘膜的表面保护膜pro。

随后，如图24和图25所示，通过光刻形成沟槽t。首先，利用光刻技术和蚀刻技术对表面保护膜pro进行图案化。例如，在表面保护膜pro上形成在沟槽t的形成区域中具有开口的未图示的光致抗蚀剂膜。随后，用光致抗蚀剂膜作为掩模对表面保护膜pro进行蚀刻(图24)。当氮化硅膜用作表面保护膜pro时，例如利用诸如cf4或sf6这样的氟基气体来执行干蚀刻。随后，去除光致抗蚀剂膜。

随后，如图25所示，表面保护膜pro用作用于对第五氮化物半导体层(盖层)s5、第三氮化物半导体层(势垒层)s3、以及第二氮化物半导体层(沟道层)s2进行干蚀刻的掩模，从而沟槽t被形成为穿过第五和第三氮化物半导体层(盖层，势垒层)s5和s3并且到达第二氮化物半导体层(沟道层)s2的中部。例如，诸如bcl3这样的氯基气体用作蚀刻气体。随后，沟槽t的表面受到酸处理(例如盐酸处理)。

随后，如图26和图27所示，在包括沟槽t内部的表面保护膜pro上形成栅极绝缘膜gi。例如，在包括沟槽t内部的表面保护膜pro上形成溅射膜gla和上覆cvd膜gib的层叠膜。栅极绝缘膜gi可是利用与第一实施例相似的材料和步骤来形成的。

例如，如图26所示，利用溅射处理沉积约5nm厚的氧化铝膜(al2o3膜)以作为溅射膜gla，并且此后，如图27所示，利用cvd处理沉积约55nm厚的氧化铝膜(al2o3膜)。

随后，如图28所示，在栅极绝缘膜gi上形成栅电极ge。例如，利用溅射处理在栅极绝缘膜gi上沉积约100nm厚的氮化钛(tin)膜以作为导电膜。随后，利用光刻技术在栅电极形成区域中形成未图示的光致抗蚀剂膜，并且用该光致抗蚀剂膜作为掩模来对tin膜进行蚀刻，从而形成栅电极ge。例如，执行使用氯基气体的干蚀刻。在该蚀刻期间还可以去除露在栅电极ge的两侧上的栅极绝缘膜gi。随后，去除光致抗蚀剂膜。

随后，如图29和30所示，在栅电极ge和表面保护膜pro之上形成层间绝缘膜il1，并且此后形成接触孔，并且此后形成源电极se和漏电极de。层间绝缘膜il1、接触孔、源电极se、以及漏电极de可如第一实施例那样形成。

随后，在包括在源电极se之上以及在漏电极de之上的层间绝缘膜il1上形成绝缘膜。可以进一步形成上覆互连层。可以在最上的互连层之上形成包括绝缘膜的保护膜。

通过上述步骤，可形成第二实施例的半导体器件。上述过程仅作为示例示出，并且第二实施例的半导体器件可以通过除了这样的过程之外的过程来制造。

尽管在上文已根据其一些实施例对本发明的发明人所实现的本发明进行了详细描述，但是本发明不应局限于此，并且应该理解的是在不脱离本发明的精神和范围的情况下可以对其进行各种修改或替换。

补充说明1

一种半导体器件，包括：

第一氮化物半导体层；

第二氮化物半导体层，该第二氮化物半导体层形成在所述第一氮化物半导体层上；

第三氮化物半导体层，该第三氮化物半导体层形成在所述第二氮化物半导体层上；

沟槽，该沟槽穿过所述第二氮化物半导体层并到达所述第一氮化物半导体层的中部；

栅电极，该栅电极形成在所述沟槽中且第一绝缘膜介于之间；以及

第一电极和第二电极，该第一电极和第二电极形成在在所述栅电极的两个相应侧上的所述第三氮化物半导体层之上，

其中所述第二氮化物半导体层具有等于或大于所述第一氮化物半导体层的电子亲和能的电子亲和能，

所述第三氮化物半导体层具有小于所述第一氮化物半导体层的电子亲和能的电子亲和能，

所述栅极绝缘膜包括形成在所述沟槽中的第一膜以及形成在所述第一膜上的第二膜，并且

所述第一膜包括溅射膜，并且所述第二膜包括cvd膜。

补充说明2

根据补充说明1所述的半导体器件，其中所述第一膜包括al2o3、sio2、sin、以及aln之一。

补充说明3

根据补充说明2所述的半导体器件，其中所述第二膜包括al2o3、sio2、sin、以及aln之一。

补充说明4

根据补充说明3所述的半导体器件，其中所述第二膜具有1×10¹⁸/cm³或以上的氢(h)含量。

补充说明5

根据补充说明4所述的半导体器件，其中所述第一膜具有1×10¹⁷/cm³或以下的氢(h)含量。

补充说明6

根据补充说明5所述的半导体器件，其中所述第一膜具有10nm或以下的厚度。