一种半导体器件的结构和形成方法与流程

本发明涉及半导体加工技术领域，更具体地，涉及一种半导体器件的结构和形成方法。

背景技术：

半个世纪以来，半导体产业一直按照摩尔定律按部就班地进行晶体管尺寸的缩小、晶体管密度的提高和性能的提升。然而，随着平面结构的体硅晶体管器件尺寸越来越接近物理极限，摩尔定律也越来越接近于它的终结；因此，一些被称为“非经典cmos”的半导体器件新结构被提出。这些技术包括finfet、碳纳米管和绝缘体上硅(silicononinsulator，soi)等。通过这些新结构可以将半导体器件的性能进一步提升。

其中，soi技术由于其工艺简单和性能优越引起了广泛关注。soi是一种将器件制作在绝缘层上而非传统硅衬底上，从而实现单个晶体管的全介质隔离的技术。相比传统的平面体硅工艺，soi技术具有高速、低功耗和集成度高的优势。但由于其全隔离的器件结构，也同时引起了部分器件参数性能的劣化。

如图1所示，其为传统非全耗尽绝缘体上硅器件的截面图。通常soi硅片通过simox或smartcut技术进行加工，最终形成衬底硅片10、二氧化硅绝缘介质11和器件硅层12的三层结构；然后再在器件硅层12中进行cmos(即nmos和pmos)器件的制造，最后进行接触孔13和后道金属互连15制作，形成电路结构。由于nmos和pmos管被沟槽隔离16和二氧化碳介质层12包围，因此实现了器件和器件之间的全隔离。但由于器件被全隔离，图1中的nmos和pmos的体区14就无法和电源或地形成有效连接，形成所谓的浮体效应。虽然可以通过器件版图对浮体效应进行改善，但由于体区14电阻较大，当体接触区离开沟道区较远时浮体效应还是会表现出来，从而造成mos管输出曲线的异常。同时，体区14下方的二氧化硅12导热性较差，造成了器件的自加热效应，使得器件的载流子迁移率下降，器件性能劣化。此外，soi硅片的制备工艺复杂，制造成本较高。

因此，需要一种新型半导体器件，可以使用较低成本的半导体衬底进行制造，而无需使用soi硅片，同时可以避免soi器件的浮体效应和自加热效应。

技术实现要素：

本发明的目的在于克服现有技术存在的上述缺陷，提供一种半导体器件的结构和形成方法。

为实现上述目的，本发明的技术方案如下：

一种半导体器件的结构，包括：设于半导体衬底正面和背面的多个结构；其中，

设于所述半导体衬底正面的结构包括：

位于所述半导体衬底的正面上的浅沟槽隔离，阱区，源漏和栅极；

位于所述半导体衬底的正面表面上的后道介质层，以及位于所述后道介质层中的后道金属互连层；

设于所述半导体衬底背面的结构包括：

位于所述半导体衬底的背面上的背面沟槽隔离和重掺杂注入区；所述背面沟槽隔离相连位于所述浅沟槽隔离的上方，所述重掺杂注入区相连位于所述阱区的上方；

位于所述半导体衬底的背面表面上的背面介质层，位于所述背面介质层中且下端连接所述重掺杂注入层的多个背面接触孔，以及相连位于所述背面接触孔上端上的背面金属层。

进一步地，由所述多个背面接触孔构成背面接触孔阵列。

进一步地，所述背面沟槽隔离中填充有介质材料。

进一步地，所述半导体器件的结构为nmos或pmos结构。

进一步地，所述半导体器件的结构为nmos和pmos交替排列的结构，所述nmos和pmos之间通过上下对准的浅沟槽隔离和背面沟槽隔离所形成的全隔离结构相隔离。

进一步地，当所述半导体器件的结构为nmos结构时，所述阱区为p阱，所述重掺杂注入区为p+注入区；当所述半导体器件的结构为pmos结构时，所述阱区为n阱，所述重掺杂注入区为n+注入区。

一种半导体器件的结构的形成方法，包括：

提供一半导体衬底，在所述半导体衬底的正面上形成浅沟槽隔离，nmos的p阱、n+源漏和栅极，pmos的n阱、p+源漏和栅极；

在所述半导体衬底的正面表面上淀积形成后道介质层，并在后道介质层中形成接触孔和后道金属互连层；

将所述半导体衬底进行倒置，使所述后道介质层的表面与一载片进行粘合；然后进行第一退火；

对所述半导体衬底进行背面减薄，使减薄后的所述半导体衬底厚度小于n阱和p阱的注入深度；

在所述半导体衬底的背面上形成背面沟槽，在背面沟槽内进行介质填充，形成与浅沟槽隔离上下相连并对准的背面沟槽隔离，从而形成nmos和pmos之间的全隔离结构；

在nmos的p阱中进行p+注入，在pmos的n阱中进行n+注入；然后进行第二退火，进行n+注入和p+注入的激活；

在所述半导体衬底的背面表面上淀积形成背面介质层，并在背面介质层中进行背面接触孔的定义和填充，使背面接触孔在背面介质层中进行密集排布，构成背面接触孔阵列，从而形成背面接触孔与n+注入、p+注入之间的欧姆接触；

在背面接触孔上形成背面金属层，通过背面金属层和电源、地的连接，来实现n阱和p阱的电源连接和地连接。

进一步地，所述半导体衬底为硅、锗、碳化硅或氮化镓衬底，或磷化铟的单质衬底，或磷化铟的化合物衬底。

进一步地，所述背面沟槽隔离中的填充介质为二氧化硅、氮化硅和氮氧化硅中的一种或几种。

进一步地，所述第二退火为激光退火或低温退火。

从上述技术方案可以看出，本发明使用常规半导体衬底进行半导体器件的制造，通过堆叠工艺和背面沟槽工艺，使得无需使用soi衬底，就可制造出全隔离的nmos和pmos器件；同时，通过背面n+注入和p+注入、背面接触孔和背面金属层工艺，实现了nmos的p阱接地，pmos的n阱接电源；并且，背面接触孔在硅衬底上进行密集排布，可以减小串联电阻和增加导热性，从而避免了soi器件的浮体效应和自加热效应，防止了器件性能的劣化。

附图说明

图1是一种传统的非全耗尽绝缘体上硅器件的结构示意图。

图2是本发明一较佳实施例的一种半导体器件的结构的示意图。

图3-图10是本发明一较佳实施例的一种半导体器件的结构的形成方法的工艺步骤示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参考图2，图2是本发明一较佳实施例的一种半导体器件的结构的示意图。如图2所示，本发明的一种半导体器件的结构，包括设于半导体衬底22正面和背面的多个结构。半导体衬底22可采用硅、锗、碳化硅或氮化镓衬底，或磷化铟的单质衬底，或磷化铟的化合物衬底。下面将以硅衬底为例加以说明。其中，本发明的半导体器件的结构可以是nmos或pmos结构；或者，本发明的半导体器件的结构也可以是nmos和pmos交替排列的结构。以下以nmos和pmos交替排列的结构来对本发明进行详细介绍。

请参考图2。本发明的一种半导体器件的结构中，设于硅衬底22正面的结构可包括：

设于硅衬底22的正面上的浅沟槽隔离21，nmos的p阱25、n+源漏23和栅极20，pmos的n阱25’、p+源漏23’和栅极20’。

设于硅衬底22的正面表面上的后道介质层32，以及位于后道介质层32中的后道金属互连层31。后道金属互连层31通过接触孔30与硅衬底22之间实现连接。

请参考图2。同时，本发明的一种半导体器件的结构中，设于硅衬底22背面的结构包括：

设于硅衬底22的背面上的背面沟槽隔离24和nmos的p+注入区26和pmos的n+注入区26’。

设于硅衬底22的背面表面上的背面介质层29，设于背面介质层29中的多个背面接触孔28和28’，以及位于背面接触孔28和28’上的背面金属层27。

背面接触孔28、28’分别位于nmos区和pmos区。其中，位于nmos区的背面接触孔28的下端连接p+注入区26，同时上端与背面金属层27相连；位于pmos区的背面接触孔28’的下端连接n+注入区26’，同时上端与背面金属层27相连。

请参考图2。背面沟槽隔离24的下端相连位于浅沟槽隔离21的上方，p+注入区26相连位于p阱25的上方，n+注入区26’相连位于n阱25’的上方。

背面沟槽隔离24的上端以及p+注入区26、n+注入区26’可露出于硅衬底22的背面表面。

背面沟槽隔离24中填充有介质材料。nmos和pmos之间通过上下对准的浅沟槽隔离21和背面沟槽隔离24所形成的全隔离结构相隔离。背面沟槽隔离24和浅沟槽隔离21连接在一起，使得nmos和pmos器件之间实现完全的电学隔离，达到类似绝缘体上硅器件的全隔离效果。

上述的多个背面接触孔28、28’可在p+注入区26、n+注入区26’之上分别构成分属nmos和pmos的密集排布的背面接触孔阵列。

本发明通过密集排布的背面接触孔28、28’和背面金属层27，从硅衬底22背面将n+注入区26’和p+注入区26进行引出；后续通过电路的偏置电压，即在pmos的背面金属层27上加电源电压，在nmos的背面金属层27上加接地电平，从而使得n阱25’和p阱25实现反偏，避免了浮体效应。同时，背面接触孔28、28’在硅衬底22上进行密集排列，而且接触孔中填充的是钨、铝或铜等金属材料，因此是热的良导体，在半导体硅衬底22中形成的热量，可以通过密集排布的背面接触孔28、28’和背面金属层27快速导出，从而有效避免了器件的自加热效应。

下面通过具体实施方式及附图，对本发明的一种半导体器件的结构的形成方法进行详细说明。

请参阅图3-图10，图3-图10是本发明一较佳实施例的一种半导体器件的结构的形成方法的工艺步骤示意图。如图3-图10所示，本发明的一种半导体器件的结构的形成方法，可用于形成上述的半导体器件的结构。以硅衬底22为例，本发明的一种半导体器件的结构的形成方法，可包括以下步骤：

首先如图3所示，可使用常规的cmos制造工艺，在硅衬底22的正面上形成浅沟槽隔离21，nmos的p阱25、n+源漏23和栅极20，以及形成pmos的n阱25’、p+源漏23’和栅极20’。其中，nmos的栅极20和pmos的栅极20’可采用多晶硅材料制作形成。

接着，在硅衬底22的正面表面上淀积后道介质层材料，形成后道介质层32，并在后道介质层32中形成接触孔30和后道金属互连层31。

然后如图4所示，将完成常规cmos工艺的硅衬底22进行倒置，使后道介质层32的表面与一载片33进行堆叠粘合。之后进行常规的退火(第一退火)。

其次，如图5所示，可通过研削、湿法腐蚀和化学机械抛光等工艺，对硅衬底22进行背面减薄，使减薄后的硅衬底22厚度小于n阱25’和p阱25的注入深度。

再次，如图6所示，可通过光刻、干法腐蚀或湿法腐蚀，在硅衬底22的背面上形成数量和位置与浅沟槽隔离21对应的背面沟槽，并在背面沟槽内进行介质填充，介质可以是二氧化硅、氮化硅和氮氧化硅中的一种或几种，以形成背面沟槽隔离24。其中，背面沟槽隔离24与常规cmos工艺中形成的浅沟槽隔离21上下对准并相连，从而形成nmos和pmos之间的全隔离结构。

接着，如图7所示，可通过离子注入工艺，在nmos的p阱25中进行p+注入，在pmos的n阱25’中进行n+注入；然后，进行退火(第二退火)，以进行n+注入和p+注入的激活，从而形成n+注入区26’、p+注入区26。其中，第二退火可采用激光退火或低温退火，以在不影响常规cmos工艺器件性能的前提下，进行n+注入和p+注入的激活。

再次，如图8所示，可通过化学气相淀积等方法，在硅衬底22的背面表面上淀积常规介质层材料，形成背面介质层29。

随后，如图9所示，可通过光刻和刻蚀，在背面介质层29中进行背面接触孔的定义，背面接触孔在硅衬底22上进行密集排布，以减小串联电阻和增加导热性。之后进行背面接触孔的填充，形成背面接触孔28、28’，填充金属可以是钨、铝或铜等cmos工艺兼容的金属材料。填充后的背面接触孔28、28’构成背面接触孔阵列，从而形成背面接触孔28、28’与n+注入区26’、p+注入区26之间的欧姆接触。

最后，如图10所示，在背面接触孔28、28’上形成背面金属层27。通过背面金属层27和电源、地的连接，来实现n阱25’和p阱25的电源连接和地连接。

综上所述，本发明通过堆叠工艺和背面沟槽工艺，使得无需使用soi衬底，就可制造出全隔离的nmos和pmos器件；同时，通过背面n+注入和p+注入、背面接触孔和背面金属层工艺，实现了nmos的p阱接地，pmos的n阱接电源；并且，背面接触孔在硅衬底上进行密集排布，可以减小串联电阻和增加导热性，从而避免了soi器件的浮体效应和自加热效应，防止了器件性能的劣化。本发明使用常规硅衬底进行半导体器件的制造，因此与常规的半导体工艺兼容。

以上的仅为本发明的优选实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。