一种具有超结结构的功率器件及其制作方法与流程

本发明涉及半导体技术领域，尤其是一种具有超结结构的功率器件及其制作方法。

背景技术：

功率器件的耐压能力主要取决于功率器件中特定pn结的反偏击穿电压，而功率器件为了得到一定的电流能力，通常由很多的元胞并联组成。在功率器件反向耐压时，由于元胞和元胞之间的横向电场相互抵消使得击穿一般不会发生在元胞内部，但是最外面的元胞会由于电场集中而发生击穿。因此就需要使用结终端来降低电场从而提高击穿电压。

结终端主要分为截断型和延伸型两大类，其中延伸型是在主结边缘处设置一些延伸结构，这些结构将主结耗尽区向外扩展，从而起到降低其电场强度提高击穿电压的作用。目前常用的延伸结构结终端技术主要包括：场板技术，场限环技术，结终端扩展(jte)技术，横向变掺杂(vld)技术，以及降低表面电场(resurf)技术等。

目前，功率器件包括有源区和邻接所述有源区的终端区，结终端结构设置在所述终端区内的外延层中，当功率器件高压反偏时，通过所述结终端结构与所述外延层反偏pn结全部耗尽来实现耐压的。但在一些特殊的应用场合，特别是应用环境较差时，比如高温、高湿等，所述功率器件极易出现可靠性问题，表现为所述功率器件的源漏间漏电增大，击穿电压降低，严重时甚至会出现烧毁和短路。

技术实现要素：

本发明要解决的技术问题是提供一种具有超结结构的功率器件，该具有超结结构的功率器件在应用环境较差时仍具有较高的可靠性。

为解决上述技术问题，本发明采用下述技术方案：该具有超结结构的功率器件，包括：

基片，所述基片包括第一导电类型的衬底和位于所述衬底的上表面的第一导电类型的外延层；所述基片上设置有有源区和邻接所述有源区的终端区；

位于所述终端区内设置有贯穿所述外延层且底部连接所述衬底的沟槽；

形成于所述沟槽的侧壁的第一隔离层；

形成于所述沟槽内且位于所述第一隔离层之间的超结结构，所述超结结构包括至少一个第一导电类型的第一半导体柱及至少一个第二导电类型的第二半导体柱，所述第一半导体柱与所述第二半导体柱横向交替排布；所述超结结构还包括第二隔离层和第三隔离层，所述第二隔离层位于所述衬底上表面且与所述第二半导体柱的一端连接；所述第三隔离层与所述第一半导体柱的一端连接，所述第一半导体柱的另一端与所述衬底连接；

连接所述第二半导体柱的另一端的第一金属层；

位于所述衬底的下表面的第二金属层。

相应的，本发明还提供一种具有超结结构的功率器件的制作方法，该具有超结结构的功率器件的制作方法包括以下步骤：

s01：提供基片，所述基片包括第一导电类型的衬底和位于所述衬底的上表面的第一导电类型的外延层；所述基片上设置有有源区和邻接所述有源区的终端区；在所述终端区内刻蚀所述外延层形成贯穿所述外延层且底部连接所述衬底的沟槽；

s02：在所述沟槽的侧壁上生长第一隔离层；

s03：在所述沟槽内生长第一导电类型的第一外延层，贯穿刻蚀所述第一外延层形成至少一个深沟槽和至少一个第一半导体柱，所述深沟槽与所述第一半导体柱横向交替排布；

s04：在所述深沟槽的底部生长第二隔离层；

s05：在所述深沟槽内外延生长第二导电类型的第二半导体柱；

s06：从所述第一半导体柱相对所述衬底的一端减薄所述第一半导体柱使得所述第一半导体柱的高度小于所述外延层的厚度同时形成位于所述第二半导体柱之间和/或位于所述第二半导体柱与所述第一隔离层之间的浅沟槽；

s07：在所述浅沟槽内生长第三隔离层；

s08：形成连接所述第二半导体柱相对所述第二隔离层的一端的第一金属层；

s09：在所述衬底的下表面生长第二金属层。

与现有技术相比，本发明具有下述有益效果：该具有超结结构的功率器件通过在终端区内设置由至少一个第一导电类型的第一半导体柱和至少一个第二导电类型的第二半导体柱横向交替排布而组成的超结结构，所述超结结构相当于多个pn结并联，其可通过较大的漏电流，从而起到对所述具有超结结构的功率器件的有源区进行保护的作用。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例提供的具有超结结构的功率器件的剖面结构示意图；

图2是本发明一实施例提供的具有超结结构的功率器件的制作方法的流程示意图；

图3至图15是本发明一实施例提供的具有超结结构的功率器件的形成过程的剖面结构示意图。

附图标记说明：

a：有源区；b：终端区；

10：基片；11：衬底；12：外延层；20：沟槽；30：第一隔离层；40：第一外延层；40a：深沟槽；40b：浅沟槽；41：第一半导体柱；42：第二半导体柱；43：第二隔离层；44：第三隔离层；51：第一金属层；52：第二金属层；60：介质层；60a：接触孔。

具体实施方式

本发明主要针功率器件在应用环境较差时可靠性降低的问题提供一种解决方案。

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

为方便后面的描述，特在此说明：所述第一导电类型可以为n型，那么，所述第二导电类型为p型，反之，所述第一导电类型也可以为p型，相应的，所述第二导电类型为n型。在接下来的实施例中，均以所述第一导电类型为n型及所述第二导电类型为p型为例进行描述，但并不对此进行限定。

请参阅图1，一种具有超结结构的功率器件包括：

基片10，所述基片10包括第一导电类型的衬底11和位于所述衬底11的上表面的第一导电类型的外延层12；所述基片10上设置有有源区a和邻接所述有源区a的终端区b。

位于所述终端区b内设置有贯穿所述外延层12且底部连接所述衬底11的沟槽20；

形成于所述沟槽20的侧壁的第一隔离层30；

形成于所述沟槽20内且位于所述第一隔离层30之间的超结结构，所述超结结构包括至少一个第一导电类型的第一半导体柱41及至少一个第二导电类型的第二半导体柱42，所述第一半导体柱41与所述第二半导体柱42横向交替排布；所述超结结构还包括第二隔离层43和第三隔离层44，所述第二隔离层43位于所述衬底11上表面且与所述第二半导体柱42的一端连接；所述第三隔离层44与所述第一半导体柱41的一端连接，所述第一半导体柱41的另一端与所述衬底11连接；

连接所述第二半导体柱42的另一端的第一金属层51；

位于所述衬底11的下表面的第二金属层52。

本发明所述具有超结结构的功率器件通过在终端区b内设置由至少一个第一导电类型的第一半导体柱41和至少一个第二导电类型的第二半导体柱42横向交替排布而组成的超结结构，所述超结结构相当于多个pn结并联，其可通过较大的漏电流，从而起到对所述具有超结结构的功率器件的有源区a进行保护的作用。

通常，所述终端区b也称为分压区域，在所述终端区b内还设置有结终端结构(图未示)，所述结终端结构的形成方式、结构、设置位置等均属于现有技术，在此不作赘述。

具体地，所述衬底11作为所述具有超结结构的功率器件的载体，主要起到支撑的作用。在本实施例中，所述衬底11为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底11的材质还可以为碳化硅、锗或者锗硅等。详细地，所述衬底11为第一导电类型的半导体。在本实施例中，所述第一导电类型为n型，因此所述衬底11为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述衬底11即为p型半导体。所述n型衬底11可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

优选地，所述外延层12为硅外延层。需要说明的是，所述外延层12可以为单层，也可以由多个子外延层组合而成；优选地，在本实施例中，所述外延层12为单层。所述外延层12为第一导电类型。在本实施例中，所述第一导电类型为n型，因此所述外延层12为n型半导体。

所述沟槽20贯穿所述外延层12且所述沟槽20的底部连接所述衬底11。可以理解，所述沟槽20必须穿过所述外延层12才能连接所述衬底11，即所述沟槽20的深度大于所述外延层12的厚度，从而使得所述沟槽20的底部延伸至所述衬底11内，从而实现与所述衬底11连接。所述沟槽20的宽度根据功率器件的结构设计，通过所述沟槽20的宽度越大，则所述沟槽20内可容纳的pn结的对数越多，则允许通过的漏电流越大。

优选地，所述第一隔离层30为氧化层。在本实施例中，所述第一隔离层30为氧化硅层。具体地，所述第一隔离层30的厚度为1200～1500nm，以防结终端电势对所述超结结构的影响。

所述超结结构包括所述第一半导体柱41和所述第二半导体柱42。其中，所述第一半导体柱41为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述第一半导体柱41为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述第一半导体柱41即为p型半导体。更详细地，所述第一半导体柱41为重掺杂的第一导电类型半导体。因此在本实施例中所述第一半导体柱41为n+半导体柱。所述第二半导体柱42为第二导电类型，在本实施例中，所述第二导电类型为p型，因此所述第二半导体柱42为p型半导体。在其他实施例中，所述第二导电类型也可以为n型，因此，所述第二半导体柱42即为n型半导体。更详细地，所述第二半导体柱42为重掺杂的第二导电类型半导体。因此在本实施例中所述第二半导体柱42为p+半导体柱。在本实施例中，所述超结结构包括两个第一半导体柱41和三个第二半导体柱42，所述第一半导体柱41和所述第二半导体柱42横向交替排布。通常，所述第一半导体柱41中总掺杂杂质含量与所述第二半导体柱42中总掺杂杂质含量相等。在本实施例中，所述第二半导体柱42的掺杂浓度低于所述第一半导体柱41的掺杂浓度。

进一步，所述第一半导体柱41的宽度小于所述第二半导体柱42的宽度。所述第一半导体柱41的宽度优选为3～5μm，所述第二半导体柱42的宽度优选为2～4μm。

更进一步，所述第一半导体柱41和所述第二半导体柱42均通过外延的方式形成。通过外延的方式形成的所述第一半导体柱41和所述第二半导体柱42的尺寸均匀，从而防止所述第一半导体柱41和所述第二半导体柱42因两端尺寸不一致而出现漏电偏大、击穿降低等问题。

所述超结结构还包括所述第二隔离层43和所述第三隔离层44。所述第二隔离层43优选为氧化层。在本实施例中，所述第二隔离层43为氧化硅层。所述第三隔离层44优选为氧化层。在本实施例中，所述第三隔离层44为氧化硅层。所述第二隔离层43的厚度大于所述第三隔离层44的厚度。优选地，所述第二隔离层43的厚度为1600～1800nm，所述第三隔离层44的厚度为1200～1400nm。

通常所述结终端结构为环形结构，所述超结结构也可以为环形结构。所述超结结构可以设置在所述结终端结构相对所述有源区a的一侧，所述超结结构的反向击穿电压低于所述结终端结构的耐压，且高于所述具有超结结构的功率器件的应用电压范围。

所述第一金属层51用于与所述具有超结结构的功率器件中的源极金属连接，在所述具有超结结构的功率器件反偏的情况下，所述第一金属层51的电位与所述源极金属的电位相等。

所述第二金属层52构成所述具有超结结构的功率器件的漏极金属。

请参阅图2，一种具有超结结构的功率器件的制作方法，其包括以下步骤：

s01：提供基片10，所述基片10包括第一导电类型的衬底11和位于所述衬底10的上表面的第一导电类型的外延层12；所述基片10上设置有有源区a和邻接所述有源区a的终端区b；在所述终端区b内刻蚀所述外延层12形成贯穿所述外延层12且底部连接所述衬底11的沟槽20；

s02：在所述沟槽20的侧壁上生长第一隔离层30；

s03：在所述沟槽20内生长第一导电类型的第一外延层40，贯穿刻蚀所述第一外延层40形成至少一个深沟槽40a和至少一个第一半导体柱41，所述深沟槽40a与所述第一半导体柱41横向交替排布；

s04：在所述深沟槽40a的底部生长第二隔离层43；

s05：在所述深沟槽40a内外延生长第二导电类型的第二半导体柱42；

s06：从所述第一半导体柱41相对所述衬底11的一端减薄所述第一半导体柱41使得所述第一半导体柱41的高度小于所述外延层12的厚度并形成位于所述第二半导体柱42之间和/或位于所述第二半导体柱42与所述第一隔离层30之间的浅沟槽40b；

s07：在所述浅沟槽40b内生长第三隔离层44；

s08：形成连接所述第二半导体柱42相对所述第二隔离层43的一端的第一金属层51；

s09：在所述衬底11的下表面生长第二金属层52。

下面参照附图，对所述具有超结结构的功率器件的制作方法加以详细阐述。

需要说明的是，在本发明所述具有超结结构的功率器件的制作方法过程中，通常先在所述终端区b内形成该超结结构，之后再在所述有源区a和所述终端区b内设置相对应的其他具体地结构，以防止在制作所述超结结构的过程中外延工艺等对其他具体结构的影响。

请参阅图3和图4，执行步骤s01：提供基片10。所述基片10包括衬底11。所述衬底11作为所述具有超结结构的功率器件的载体，主要起到支撑的作用。在本实施例中，所述衬底11为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底11的材质还可以为碳化硅、锗或者锗硅等。详细地，所述衬底11为第一导电类型的半导体。在本实施例中，所述第一导电类型为n型，因此所述衬底11为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述衬底11即为p型半导体。所述n型衬底11可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

所述基片10还包括外延层12。在本实施例中，优选所述外延层12为硅外延层。需要说明的是，所述外延层12可以为单层，也可以由多个子外延层组合而成；优选地，在本实施例中，所述外延层12为单层。所述外延层12为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述外延层12为n型半导体。

进一步，在所述终端区b内从所述外延层12的上表面刻蚀所述外延层12，并形成沟槽20。所述沟槽20贯穿所述外延层12且所述沟槽20的底部连接所述衬底11。可以理解，所述沟槽20必须穿过所述外延层12才能连接所述衬底11。具体地，为了保证所述沟槽20的底部连接所述衬底11，可以对所述外延层12进行过刻蚀，即刻蚀是深度大于所述外延层12的厚度，从而使得所述沟槽20的底部延伸至所述衬底11内，从而实现与所述衬底11连接。所述沟槽20的宽度根据功率器件的结构设计，通过所述沟槽20的宽度越大，则所述沟槽20内可容纳的pn结的对数越多，则允许通过的漏电流越大。

具体地，形成所述沟槽20包括如下步骤：首先在所述外延层12的上表面铺设一层光刻胶层(图未示)，之后采用具有所述沟槽20图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成与所述沟槽20图形一致的窗口(图未示)；以所述光刻胶层作为掩膜，采用刻蚀的方式从所述光刻胶层的窗口对所述外延层12进行刻蚀并形成所述沟槽20。详细地，所述刻蚀的方法包括干法刻蚀和湿法刻蚀。在本实施例中，优选采用干法刻蚀的方法。所述干法刻蚀的刻蚀剂是等离子体，利用等离子体与被刻蚀物质反应，形成挥发性物质，或直接轰击被刻蚀物质使之被腐蚀，其能够实现各向异性刻蚀，从而确保在制作所述沟槽20时所述沟槽20的位置、形状和尺寸的精度，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。制作出所述沟槽20后，使用清洗液先去除所述光刻胶层。

请参阅图5和图6，执行步骤s02：在所述沟槽20的侧壁上生长第一隔离层30。具体地，先在所述沟槽20的底部和侧壁的表面及所述外延层12的上表面生长所述第一隔离层30。所述第一隔离层30的厚度为1200～1500nm。优选所述第一隔离层30为氧化层。在本实施例中，所述第一隔离层30为氧化硅层。更具体地，采用热氧化法生长所述第一隔离层30。在其他实施例中也可以采用沉积的方法生长所述第一隔离层30，在此不作限定。

进一步，对所述第一隔离层30进行刻蚀，并除去位于所述沟槽20的底部的所述第一隔离层30。优选地，采用干法刻蚀去除位于所述沟槽20的底部的所述第一隔离层30。

请参阅图7和图8，执行步骤s03：在所述沟槽20内形成第一半导体柱41。

具体地，首先在所述沟槽20内及所述沟槽20外的所述第一隔离层30的上表面生长第一外延层40。详细地，所述第一外延层40为第一导电类型半导体。在本实施例中，所述第一导电类型为n型，因此所述第一外延层40为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述第一外延层40即为p型半导体。更详细地，所述第一外延层40为重掺杂的第一导电类型半导体。在本实施例中，所述第一外延层40为n+半导体。具体地，采用外延方法形成所述第一外延层40。所述外延方法包括沉积工艺，所述沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在本实施例中使用化学气相沉积在所述沟槽20内及所述沟槽20外的所述第一隔离层30的上表面生长所述第一外延层40。

进一步，对所述第一外延层40进行平坦化处理，以除去位于所述沟槽20外的所述第一外延层40，保留位于所述沟槽20内且位于所述衬底11的上表面的所述第一外延层40。详细地，采用化学机械抛光(chemicalmechanicalpolishing,cmp)的方式对所述第一外延层40进行平坦化处理。化学机械抛光技术将磨粒的机械研磨作用与氧化剂的化学作用有机地结合起来，可实现超精密无损伤表面加工，满足特征尺寸在0.35μm以下的全局平坦化要求。在其他具体实施方式中，也可以采用干法刻蚀的方式对所述第一外延层40进行平坦化处理。

更进一步，对所述第一外延层40进行贯穿刻蚀，并形成至少一个深沟槽40a和至少一个第一半导体柱41，所述深沟槽40a与所述第一半导体柱41横向交替排布。在本实施例中，刻蚀所述第一外延层40并形成三个所述深沟槽40a和两个所述第一半导体柱41。可以理解，所述深沟槽40a的底部与所述衬底11连接，所述第一半导体柱41也与所述衬底11连接，且所述第一半导体柱41也为第一导电类型。在本实施例中，所述第一半导体柱41为n+半导体柱。详细地，所述第一半导体柱41的宽度优选为3～5μm。

请参阅图9，执行步骤s04：在所述深沟槽40a的底部生长第二隔离层43。可以理解，所述第二隔离层43与所述衬底11连接，且位于所述衬底11的上表面。所述第二隔离层43优选为氧化层。在本实施例中，所述第二隔离层43为氧化硅层。详细地，所述第二隔离层43的厚度为1600～1800nm。

具体地，在本实施例中，所述第二隔离层43可以先通过沉积的方法在所述深沟槽40a内填充氧化硅之后回刻蚀所述氧化硅而形成。在其他实施例中，所述第二隔离层43也可以通过直接热氧化法在所述深沟槽40a内填充氧化硅之后回刻蚀所述氧化硅而形成，在此不作限定。

请参阅图10，执行步骤s05：在所述深沟槽40a内生长第二半导体柱42。

具体地，首先在所述深沟槽40a内及所述深沟槽40a外的所述第一隔离层30的上表面生长第二外延层(图未示)。详细地，所述第二外延层为第二导电类型半导体。在本实施例中，所述第二导电类型为p型，因此所述第二外延层为p型半导体。在其他实施例中，所述第二导电类型也可以为n型，因此，所述第二外延层即为n型半导体。更详细地，所述第二外延层为重掺杂的第二导电类型半导体。在本实施例中，所述第二外延层为p+半导体。具体地，采用外延方法形成所述第二外延层。所述外延方法包括沉积工艺，所述沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在本实施例中使用化学气相沉积在所述深沟槽40a内及所述深沟槽40a外的所述第一隔离层30的上表面生长所述第二外延层。

进一步，对所述第二外延层进行平坦化处理，以除去位于所述深沟槽40a外的所述第二外延层，保留位于所述深沟槽40a内且位于所述第二隔离层43的上表面的所述第二外延层，从而形成至少一个位于所述深沟槽40a内的所述第二半导体柱42。在本实施例中，所述深沟槽40a的数量为三个，则所述第二半导体柱42的数量也为三个，所述第二半导体柱42与所述第一半导体柱41横向交替排布。可以理解，所述第二半导体柱42与所述第二隔离层43连接，且所述第二半导体柱42也为第二导电类型。在本实施例中，所述第二半导体柱42为p+半导体柱。详细地，所述第二半导体柱42的宽度优选为2～4μm。

请参阅图11，执行步骤s06：通过光刻和刻蚀从所述第一半导体柱41相对所述衬底11的一端减薄所述第一半导体柱41，从而形成至少一个浅沟槽40b。减薄后所述第一半导体柱41的高度小于所述外延层12的厚度。可以理解，所述浅沟槽40b的底部低于所述外延层12的上表面。在本实施例中，所述第一半导体41的数量为两个，所述浅沟槽40b的数量也为两个。在本实施例中，所述浅沟槽40b位于所述第二半导体柱42之间。所述浅沟槽40b的位置与所述第一半导体柱41的位置和数量相关，在其他实施例中，所述浅沟槽40b也可以位于所述第二半导体柱42与所述第一隔离层30之间。在所述第一半导体柱41的数量为多个时，还可以同时形成位于所述第二半导体柱42与所述第一隔离层30之间的所述浅沟槽40b和位于所述第二半导体柱42之间的所述浅沟槽40b。

请参阅图12至图14，执行步骤s07：在所述浅沟槽40b内填充第三隔离层44；可以理解，所述第三隔离层44与所述第一半导体柱41连接，且位于所述第一半导体柱41的上表面。所述第三隔离层44优选为氧化层。在本实施例中，所述第三隔离层44为氧化硅层。详细地，所述第三隔离层44的厚度为1200～1400nm。

具体地，在本实施例中，所述第三隔离层44通过沉积的方法形成。在其他实施例中，也可以通过直接热氧化法形成，在此不作限定。

进一步，进行平坦化处理，除去位于所述外延层12的上表面的所述第一隔离层30，同时减薄所述第二半导体柱42及所述第三隔离层44。

更进一步，在所述外延层12、所述第二半导体柱42及所述第三隔离层44的上表面生长介质层60。

再进一步，从所述介质层60的上表面刻蚀所述介质层60，并形成贯穿所述介质层60且对应所述第二半导体柱42的接触孔60a。

请参阅图15，执行步骤s08：在所述接触孔60a及所述介质层60的上表面沉积金属并形成连接所述第二半导体柱42的第一金属层51。

请参阅图15，执行步骤s09：在所述衬底11的下表面沉积金属并形成第二金属层52。

以上所述仅为本发明的一个实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。