一种嵌入式扇出封装结构及其制造方法与流程

本发明涉及集成电路封装技术领域，更具体而言，本发明涉及一种嵌入式扇出封装结构及其制造方法。

背景技术：

随着电子产品多功能化和小型化的发展，高密度微电子组装技术在新一代电子产品上逐渐成为主流。目前，在圆片级芯片扇出封装中最主要的是由英飞凌公司开发的ewlp封装，此封装技术主要包含下述工艺过程：首先将芯片正面通过胶带粘接在衬底晶圆上，进行晶圆级塑封，将衬底晶圆剥离，然后在芯片正面进行再布线，形成再布线层，并植焊锡球，最后将封装体切成单颗。这种封装技术由于采用胶带进行粘接，在塑封的高温过程中其粘合力较难保证，这就导致芯片在塑封过程中在塑封料模流的冲击下会产生位移，从而影响后续再布线工艺，因而封装工艺难管控且良率不高。另外，芯片直接嵌入到塑封体中，由于芯片与塑封体热膨胀系数不同，在封装过程中，温度的变化势必会产生应力，使圆片易出现较大的翘曲度，从而影响封装产品的可靠性以及到后续封装工艺，而在使用过程中，由于应力的存在，也易出现芯片在塑封体中脱落的失效，影响封装产品在使用过程中的可靠性。

国际专利申请wo2017024892a1公开了一种双面扇出型封装结构，如图1所示，该双面扇出型封装结构通过将芯片正面朝上埋入硅基体上的凹槽内，然后将聚合物胶填充芯片与凹槽侧壁之间的间隙，并通过制作导线层把部分焊球扇出到硅基体表面，该结构较使用聚合物塑封芯片的方法，具有更好的散热性和抗翘曲性能，但在实现工艺上，由于贴装的芯片和载片表面很难处于同一平面，使得后续制作导电层十分困难，尤其在制作精细布线时，该问题的影响更加严重，因此在扇出型封装领域仍有必要提出工艺难度更低，更利于制作精密布线的结构方案。

技术实现要素：

针对现有技术中存在的问题，根据本发明的一个方面，提供一种嵌入式扇出封装结构的制造方法，包括：

在载片正面制作凹槽；

在所述凹槽内部覆盖第一介质层；

在凹槽内的第一介质层上制作第一重布线层；

将一个或多个芯片分别嵌入凹槽内，并且利用焊点接连芯片背面的互联结构和第一重布线层；

在凹槽内填充第二介质层；

减薄载片背面至露出第一介质层；

去除露出的第一介质层，使得第一重布线层从背面露出；以及

在第一重布线层上制作第二重布线层。

在本发明的一个实施例中，在第一重布线层上制作第二重布线层包括：

在载片背面覆盖第三介质层，并在第三介质层部分区域制作第二开口107，露出第一重布线层；

在第三介质层上制作第二导电线路，第二导电线路与第一重布线层电连通，在第二导电线路上制作第四介质层，并在第四介质层上制作第二开口，露出下方的第二导电线路。

在本发明的一个实施例中，该嵌入式扇出封装结构的制造方法还包括在第二开口内制作焊球，所述焊球与第二重布线层电连通。

在本发明的一个实施例中，所述第二介质层完全覆盖载片正面以及芯片的正面。

在本发明的一个实施例中，所述第二介质层通过滚压、旋涂、喷涂、印刷、非旋转涂覆、热压、真空压合、浸泡或压力贴合填充在凹槽内。

在本发明的一个实施例中，第二重布线层包括一层导电线路层或多层导电线路层。

根据本发明的另一个实施例，提供一种嵌入式扇出封装结构，包括：

载片，所述载片具有一个或多个芯片槽；

嵌入在载片的芯片槽内的一个或多个芯片，所述芯片的背面具有电互连结构；

第一重布线层，所述第一重布线层设置在芯片的电互连结构上并与之形成电连接；

填充介质层，用于填充芯片与载片的芯片槽之间的间隙；以及

第二重布线层，所述第二重布线层形成在第一重布线层和载片的背面上，并且与第一重布线层形成电连接。

在本发明的另一个实施例中，该嵌入式扇出封装结构还包括设置在第二重布线层上的焊球和介质层，焊球与第二重布线层中的导电线路层形成电连接。

在本发明的另一个实施例中，第二重布线层包括一层导电线路层和介质层或多层导电线路层和介质层。

在本发明的另一个实施例中，填充介质层覆盖载片的正面和芯片正面。

本发明的实施例通过反面叠装芯片，并在背面制作布线层，避免了芯片和载片正面高度差的影响，降低了制作精密布线的工艺难度。

附图说明

为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。

图1示出现有技术的双面扇出型封装结构的截面示意图。

图2示出根据本发明的一个实施例的嵌入式扇出封装结构100的横截面示意图。

图3a至3j示出根据本发明的一个实施例嵌入式扇出封装结构的制造过程的截面图。

具体实施方式

在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

本发明提出一种嵌入式扇出封装结构及其制造方法，通过反面叠装芯片，并在背面制作布线层，避免了芯片和载片正面高度差的影响，降低了制作精密布线的工艺难度。

图2示出根据本发明的一个实施例的嵌入式扇出封装结构100的横截面示意图。如图2所示，嵌入式扇出封装结构100包括载片101、嵌入在载片101的芯片槽内的芯片105。

在本发明的一个实施例中，载片101可包括多种多样的半导体材料，如硅、锗、砷化镓、磷化铟、碳化硅等。可替代地，载片101也可由电学非导电材料、如玻璃、塑料、或蓝宝石晶片制成。

在本发明的一个实施例中，芯片105可以是处理器、dsp、fpga、ai芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，芯片105可以为一个或多个，为多个芯片105时，多个芯片105可以为同类芯片(例如，都是逻辑运算芯片)，也可以为非同类芯片。多个芯片105可以设置在一个芯片槽内，也可以设置在多个分离的芯片槽内。

芯片105的正面朝上，背面具有电互连结构。第一重布线层104设置在芯片105的电互连结构上并与之形成电连接。第一重布线层104与载片101的背面(底面)齐平。

填充介质层106填充芯片105与载片之间的间隙。在本发明的一些实施例中，填充介质层106还可以覆盖载片101的正面(顶面)和芯片105的正面。

第二重布线层108形成在第一重布线层104和载片101的背面(底面)上，并且与第一重布线层104形成电连接。在本发明的具体实施例中，第二重布线层108可以包括一层导电线路层和介质层，也可以包括多层导电线路层和介质层。

嵌入式扇出封装结构100还可包括设置在第二重布线层108上的焊球111和介质层。焊球111与第二重布线层108中的导电线路层形成电连接。

图3a至3j示出根据本发明的一个实施例嵌入式扇出封装结构的制造过程的截面图。

首先，如图3a所示，提供载片101，在载片101正面制作凹槽102。载片101可包括多种多样的半导体材料，如硅、锗、砷化镓、磷化铟、碳化硅等。可替代地，载片101也可由电学非导电材料、如玻璃、塑料、或蓝宝石晶片制成。可通过干法或湿法刻蚀工艺制作凹槽102。凹槽102可以是梯形凹槽，也可以是垂直凹槽。

接下啦，如图3b所示，在载片101正面覆盖第一介质层103。在本发明的实施例中，第一介质层103可以完全覆盖载片101正面，也可以仅覆盖凹槽102内部，本领域的技术人员可根据具体实施时工艺难度和成本而确定第一介质层103的材料和覆盖方式。第一介质层103可以为氧化硅、氮氧硅、硼硅酸盐玻璃、硅酸磷玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟化玻璃硅酸盐玻璃(fsg)、low-k介质等无机材料；也可以为聚酰亚胺、感光型环氧树脂、阻焊油墨、绿漆、干膜、感光型增层材料、bcb(双苯环丁烯树脂)或者pbo(苯基苯并二恶唑树脂)等有机材料。

接下来，如图3c所示，在凹槽102内的第一介质层上制作第一重布线层104。在本发明的具体实施例中，第一重布线层104可通过pvd金属沉积、光刻、电镀、金属腐蚀等工艺形成。

接下来，如图3d所示，将一个或多个芯片105分别嵌入凹槽102内，并且利用焊点接连芯片105背面的互联结构和第一重布线层104，在起到固定芯片105作用的同时，实现芯片105内部与第一重布线层104的电连通。在本发明的一个实施例中，芯片105可以是处理器、dsp、fpga、ai芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，芯片105可以为一个或多个，为多个芯片105时，多个芯片105可以为同类芯片(例如，都是逻辑运算芯片)，也可以为非同类芯片。多个芯片105可以设置在一个芯片槽内，也可以设置在多个分离的芯片槽内。

接下来，如图3e所示，在凹槽102内填充第二介质层106，第二介质层106完全覆盖载片101正面以及芯片105的正面。第二介质层106可以是有机树脂、半固化片等材料。第二介质层106可以通过滚压、旋涂、喷涂、印刷、非旋转涂覆、热压、真空压合、浸泡、压力贴合等方式填充在凹槽102内并覆盖覆盖载片101正面以及芯片105的正面。

接下来，如图3f所示，减薄载片101背面至完全露出第一介质层103。在本发明的具体实施例中，可通过载片背面研磨工艺来减薄载片101。

接下来，如图3g所示，去除露出的第一介质层103，使得第一重布线层104从背面露出。在本发明的具体实施例中，利用干刻或者湿法腐蚀等方法去除露出的第一介质层103。

接下来，在第一重布线层104上制作第二重布线层。具体而言，如图3h所示，在载片101背面覆盖第三介质层112，并在第三介质层112部分区域制作第二开口107，露出第一重布线层104。

接下来，如图3i所示，在第三介质层112上制作第二导电线路108，第二导电线路108与第一重布线层104电连通，然后再于第二导电线路108上制作第四介质层109，并在第四介质层109上制作第二开口110，露出下方的第二导电线路108。实际可根据需求制作多层导电线路和介质层，本实例仅以1层的情况举例。在本发明的具体实施例中，第二重布线层可以包括一层导电线路层，也可以包括多层导电线路层。

接下来，如图3j所示，在第二开口110内制作焊球111，焊球111与第二重布线层电连通。

本发明的实施例通过反面叠装芯片，并在背面制作布线层，避免了芯片和载片正面高度差的影响，降低了制作精密布线的工艺难度。

尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。