半导体器件及其栅极结构的形成方法与流程

本发明涉及半导体技术领域，特别是涉及一种半导体器件及其栅极结构的形成方法。

背景技术：

随着cmos器件特征尺寸的不断缩小，集成度的不断提高，集成电路芯片的功耗也不断增加。然而，因mos晶体管基于热载流子扩散导通机制，导致其无法克服波尔兹曼限制，即对器件的亚阈值斜率的限制，使其在室温下无法小于60mv/dec。

目前，将铁电材料代替场效应晶体管中的高k栅介质材料，利用铁电材料的负电容效应能够突破亚阈值摆幅的玻尔兹曼限制，实现超陡亚阈值摆幅。负电容场效应晶体管(ncfet)具有更高的开/关电流比，为超高速、低功耗高性能逻辑电路和存储器应用提供了新的途径。且其与传统业界cmos工艺完全兼容，工艺简单，成本较低，便于应用于大规模生产。

然而，在当前的ncfet器件中，为了满足cmos器件所需的阈值电压所采用的具有双带边功函数的栅金属会严重影响负电容效应；而为了进一步微缩而减薄的铁电栅介质又会急剧增大栅漏电流。上述矛盾严重制约了ncfet器件的发展，是本领域急需解决的问题。

因此，有必要提出一种新的半导体器件及其栅极结构的形成方法，来解决上述问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件及其栅极结构的形成方法，用于解决现有技术中ncfet器件所采用的具有双带边功函数的栅金属影响负电容效应的问题，以及薄铁电栅介质造成栅漏电流偏大的问题。

为实现上述目的及其它相关目的，本发明提供了一种半导体器件栅极结构的形成方法，其特征在于，包括如下步骤：

提供半导体层，在所述半导体层上形成包括n型mosfet区域或/和p型mosfet区域的有源区；

在所述有源区上依次形成假栅叠层、栅极侧墙、n型或/和p型源/漏区以及层间介质层；

去除所述假栅叠层以形成栅极开口，在所述栅极开口处依次形成界面氧化物层和铁电材料栅介质层；

在所述铁电材料栅介质层上形成应力牺牲层，并进行退火处理；在所述退火处理过程中，通过所述应力牺牲层的夹持作用，诱发所述铁电材料栅介质层形成铁电相栅介质层；

去除所述应力牺牲层；以及

在所述铁电相栅介质层上形成金属栅层。

作为本发明的一种可选方案，在所述半导体层上形成所述铁电材料栅介质层前，还包括先在所述界面氧化物层上形成高k籽晶层的步骤；所述高k籽晶层用于增加在所述退火处理过程中形成的所述铁电相栅介质层的铁电相强度，并减小栅漏电流。

作为本发明的一种可选方案，形成所述高k籽晶层的材料包括zro2及tio2中的至少一种；所述高k籽晶层的厚度范围介于0.5nm至2.5nm之间。

作为本发明的一种可选方案，形成所述界面氧化层的材料包括sio2、sion、hfo2、al2o3、hfsio、hfsion、hfalon、y2o3、la2o3及hflaon中的至少一种；所述界面氧化层的厚度范围介于0.5nm至1.5nm之间。

作为本发明的一种可选方案，在所述铁电材料栅介质层上形成所述应力牺牲层前，还包括先在所述铁电材料栅介质层上形成腐蚀势垒金属层的步骤；在去除所述应力牺牲层时，采用刻蚀工艺去除所述应力牺牲层，并使刻蚀停止于所述腐蚀势垒金属层上。

作为本发明的一种可选方案，形成所述腐蚀势垒金属层的材料包括tan、ta、mon及wn中的至少一种；所述腐蚀势垒金属层的厚度范围介于1.0nm至2.0nm之间。

作为本发明的一种可选方案，所述刻蚀工艺包括干法刻蚀和湿法腐蚀。

作为本发明的一种可选方案，所述应力牺牲层包括tin层；所述应力牺牲层的厚度范围介于3nm至10nm之间。

作为本发明的一种可选方案，所述退火处理包括快速热退火工艺，所述退火处理的退火温度范围介于350℃至850℃之间，所述退火处理的退火时间范围介于20秒至40秒之间。

作为本发明的一种可选方案，形成所述铁电材料栅介质层的材料包括hfzro、hfzralo、hfalo、hfsio、hflao、hfsro、hfgdo及hfyo中的至少一种；所述铁电材料栅介质层的厚度范围介于1.2nm至10nm之间。

作为本发明的一种可选方案，所述hfzro和所述hfzralo中zr的百分含量范围介于30％至60％之间；所述hfsio中si的百分含量范围介于3％至6％之间；所述hfyo中y的百分含量范围介于4％至6.5％之间；所述hfzralo和所述hfalo和中al的百分含量范围介于3.5％至6.5％之间；所述hfgdo中gd的百分含量范围介于1.5％至5％之间；所述hfsro中sr的百分含量范围介于8％至12％之间；所述hflao中la的百分含量范围介于3％至6％之间。

作为本发明的一种可选方案，所述金属栅层包括依次形成于所述铁电相栅介质层上的第一金属栅层和第二金属栅层；所述第一金属栅层的厚度范围介于1nm至10nm之间。

作为本发明的一种可选方案，在形成所述第一金属栅层后，还包括在所述第一金属栅层中掺杂p型掺杂剂和/或n型掺杂剂的步骤，以分别调节pmosfet和/或nmosfet所需要的栅功函数。

作为本发明的一种可选方案，所述第一金属栅层包括采用双金属栅工艺形成的具有p型功函数金属栅或/和n型功函数金属栅的双金属栅层。

作为本发明的一种可选方案，所述第二金属栅层包括依次形成的吸氧金属层、势垒阻挡层和填充金属层；形成所述吸氧金属层的材料包括ti、tial和ta中的至少一种；形成所述势垒阻挡层的材料包括tin、tan、ta、mon、aln和wn中的至少一种；形成所述填充金属层的材料包括w、al、tial、tialc和mo中的至少一种。

作为本发明的一种可选方案，在形成所述金属栅层后，还包括形成接触互连结构以及进行合金退火处理的步骤。

作为本发明的一种可选方案，所述合金退火处理在惰性气氛或弱还原性气氛中进行，所述合金退火的退火温度范围介于350℃至450℃之间。

本发明还提供了一种半导体器件的形成方法，所述半导体器件的结构通过本发明所提供的半导体器件结构的形成方法形成。

作为本发明的一种可选方案，所述半导体器件包括平面栅半导体器件、鳍式栅半导体器件和全包围栅半导体器件。

如上所述，本发明提供了一种半导体器件及其栅极结构的形成方法，具有以下有益效果：

本发明通过引入一种新的半导体器件及其栅结构的形成方法，为形成具有强铁电相栅介质层，在铁电材料栅介质上预沉积应力牺牲层，并予以退火处理以诱发铁电材料栅介质层中铁电相的形成，去掉应力牺牲层后再沉积具有带边功函数金属层。本发明在引入负电容效应的同时，也获得了mos器件所需的带边功函数，并防止了超薄铁电栅介质层的栅漏电流过大的问题。

附图说明

图1显示为本发明实施例一中提供的半导体器件栅极结构的形成方法的流程图。

图2显示为本发明实施例一中提供的半导体器件栅极结构的形成方法中提供的半导体层的截面示意图。

图3显示为本发明实施例一中提供的半导体器件栅极结构的形成方法中形成铁电材料栅介质层和腐蚀势垒金属层后的截面示意图。

图4显示为本发明实施例一中提供的半导体器件栅极结构的形成方法中形成应力牺牲层并退火后的截面示意图。

图5显示为本发明实施例一中提供的半导体器件栅极结构的形成方法中去除应力牺牲层后的截面示意图。

图6显示为本发明实施例一中提供的半导体器件栅极结构的形成方法中形成第一金属栅层后的截面示意图。

图7显示为本发明实施例一中提供的半导体器件栅极结构的形成方法中形成第二金属栅层后的截面示意图。

图8显示为本发明实施例二中提供的平面栅半导体器件的形成方法中在半导体衬底上形成浅沟槽隔离及假栅叠层后的截面示意图。

图9显示为本发明实施例二中提供的平面栅半导体器件的形成方法中形成侧墙、源漏区及金属硅化物后的截面示意图。

图10显示为本发明实施例二中提供的平面栅半导体器件的形成方法中形成层间介质层并cmp后的截面示意图。

图11显示为本发明实施例二中提供的平面栅半导体器件的形成方法中去除假栅叠层后的截面示意图。

图12显示为本发明实施例二中提供的平面栅半导体器件的形成方法中形成界面氧化层、铁电栅介质层和应力牺牲层并进行退火后的截面示意图。

图13显示为本发明实施例二中提供的平面栅半导体器件的形成方法中去除应力牺牲层并形成第一金属栅层后的截面示意图。

图14显示为本发明实施例二中提供的平面栅半导体器件的形成方法中对第一金属栅层进行n型注入掺杂的截面示意图。

图15显示为本发明实施例二中提供的平面栅半导体器件的形成方法中对第一金属栅层进行p型注入掺杂的截面示意图。

图16显示为本发明实施例二中提供的平面栅半导体器件的形成方法中形成第二金属栅层后的截面示意图。

图17显示为本发明实施例二中提供的平面栅半导体器件的形成方法中对第二金属栅层进行化学机械研磨后的截面示意图。

图18显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中提供的半导体衬底的透视示意图。

图19显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中提供的半导体衬底的截面示意图。

图20显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成鳍片结构后的透视示意图。

图21显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成鳍片结构后的截面示意图。

图22显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中沉积隔离材料层后的透视示意图。

图23显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中沉积隔离材料层后的截面示意图。

图24显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成隔离结构后的透视示意图。

图25显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成隔离结构后后的截面示意图。

图26显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成假栅氧化物层后的透视示意图。

图27显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成假栅氧化物层后的截面示意图。

图28显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成假栅非晶硅层后的透视示意图。

图29显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成假栅非晶硅层后的沿鳍片结构横断方向的截面示意图。

图30显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成假栅非晶硅层后的沿鳍片结构延伸方向的截面示意图。

图31显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成侧墙后的透视示意图。

图32显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成侧墙后的沿鳍片结构横断方向的截面示意图。

图33显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成侧墙后的沿鳍片结构延伸方向的截面示意图。

图34显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成源漏区后的透视示意图。

图35显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成源漏区后的沿鳍片结构横断方向的截面示意图。

图36显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成源漏区后的沿鳍片结构延伸方向的截面示意图。

图37显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成层间介质层并cmp后的透视示意图。

图38显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成层间介质层后的沿鳍片结构横断方向的截面示意图。

图39显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成层间介质层后的沿鳍片结构延伸方向的截面示意图。

图40显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中去除假栅结构后的透视示意图。

图41显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中去除假栅结构后的沿鳍片结构横断方向的截面示意图。

图42显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中去除假栅结构后的沿鳍片结构延伸方向的截面示意图。

图43显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成铁电栅介质层和第一金属栅层后的透视示意图。

图44显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成铁电栅介质层和第一金属栅层后的沿鳍片结构横断方向的截面示意图。

图45显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成铁电栅介质层和第一金属栅层后的沿鳍片结构延伸方向的截面示意图。

图46显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成第二金属栅层后的透视示意图。

图47显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成第二金属栅层后的沿鳍片结构横断方向的截面示意图。

图48显示为本发明实施例三中提供的鳍式栅半导体器件的形成方法中形成第二金属栅层后的沿鳍片结构延伸方向的截面示意图。

图49显示为本发明实施例四中提供的全包围栅半导体器件的形成方法中在半导体衬底上形成浅沟槽隔离、掩膜氧化层和硬掩膜后的俯视示意图。

图50显示为图49中aa方向的截面示意图。

图51显示为图49中bb方向的截面示意图。

图52显示为本发明实施例四中提供的全包围栅半导体器件的形成方法中通过干法刻蚀形成第一纳米线结构后的俯视示意图。

图53显示为图52中aa方向的截面示意图。

图54显示为图52中bb方向的截面示意图。

图55显示为本发明实施例四中提供的全包围栅半导体器件的形成方法中通过热氧化工艺形成牺牲氧化层后的俯视示意图。

图56显示为图55中aa方向的截面示意图。

图57显示为图55中bb方向的截面示意图。

图58显示为本发明实施例四中提供的全包围栅半导体器件的形成方法中去除牺牲氧化层后的俯视示意图。

图59显示为图58中aa方向的截面示意图。

图60显示为图58中bb方向的截面示意图。

图61显示为本发明实施例四中提供的全包围栅半导体器件的形成方法中形成假栅结构、侧墙和源漏区后的俯视示意图。

图62显示为图61中aa方向的截面示意图。

图63显示为图61中bb方向的截面示意图。

图64显示为本发明实施例四中提供的全包围栅半导体器件的形成方法中形成铁电栅介质层、第一金属栅层、第二金属栅层和层间介质层后的俯视示意图。

图65显示为图64中aa方向的截面示意图。

图66显示为图64中bb方向的截面示意图。

元件标号说明

100半导体层

101界面氧化层

102铁电材料栅介质层

102a铁电相栅介质层

103高k籽晶层

104腐蚀势垒金属层

105应力牺牲层

106第一金属栅层

107第二金属栅层

200半导体衬底

201浅沟槽隔离

202假栅氧化物层

203假栅非晶硅层

204侧墙

205源漏区

206金属硅化物

207层间介质层

208界面氧化层

209第一金属栅层

210应力牺牲层

211铁电栅介质层

212第二金属栅层

300半导体衬底

301鳍片结构

302隔离结构

302a隔离材料层

303假栅氧化物层

304假栅非晶硅层

305侧墙

306硬掩模

307层间介质层

307a层间阻挡层

308源漏区

309界面氧化层

310铁电栅介质层

311第一金属栅层

312第二金属栅层

400半导体衬底

401浅沟槽隔离

402掩膜氧化层

403硬掩膜

404第一纳米线结构

405牺牲氧化层

406第二纳米线结构

407假栅氧化物层

408假栅非晶硅层

409源区

410漏区

411侧墙

412铁电栅介质层

413第一金属栅层

414第二金属栅层

415层间介质层

416第三纳米线结构

s1～s6步骤1)～6)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图66。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

在传统的cmos器件中，mos晶体管基于热载流子扩散导通机制，导致其无法克服波尔兹曼限制，即器件的亚阈值斜率(ss)在室温下无法小于60mv/dec。受亚阈值摆幅的限制，如果不断减小阈值电压(vt)，将会导致关态漏电(ioff)成指数增加，从而使器件漏电功耗直线上升，因此，玻尔兹曼理论限制了器件的工作电压无法随器件特征尺寸缩小进一步降低，集成电路面临着前所未有的挑战。为了突破上述限制，进行超陡亚阈值摆幅新器件的研究迫在眉睫。如不能开发出新的机制及措施来进一步降低器件亚阈值摆幅，集成电路将无法遵循摩尔定律继续发展，更重要的是其功耗也无法进一步降低。

亚阈值摆幅的计算公式为：

ss＝dvg/d(logisd)＝(dvg/dψs)·dψs/d(logisd)＝(1+cs/cins)(kt/q)ln10

其中vg为栅电压，isd为源漏电流，ψs为半导体沟道表面电势，cs为沟道半导体电容，cins为栅电介质电容，k为玻尔兹曼常数，t为温度，q为电子电荷。由该公式可知，(kt/q)ln10项在室温下约为60mv/dec，因此若使得ss小于60mv/dec，则关键在于(1+cs/cins)项。而传统场效应晶体管中cs和cins都为正值，导致(1+cs/cins)永远无法小于1，也就无法小于60mv/dec。而铁电材料的负电容效应可使铁电电容为负值，即cf<0。因此将铁电材料代替传统栅电介质材料，即用cf来代替cins，即可实现(1+cs/cf)<1，最终使ss在室温下低于60mv/dec。

可见利用铁电材料代替场效应晶体管中的栅电介质材料，可以有效地提高器件中半导体沟道的表面势，使其大于外加栅电压，即实现电压放大效果。该电压放大效果即利用了铁电材料的负电容效应。由此突破亚阈值摆幅的玻尔兹曼限制，实现超陡亚阈值摆幅。ncfet具有更高的开/关电流比，为超高速、低功耗高性能逻辑电路和存储器应用提供了新的途径。而且铁电材料负电容cmosfet与传统业界cmos工艺完全兼容，工艺简单，成本较低，便于应用于大规模生产。然而，在当前的ncfet器件中，为了满足cmos器件所需的阈值电压所采用的具有双带边功函数的栅金属会严重影响负电容效应；而为了进一步微缩而减薄的铁电栅介质又会急剧增大栅漏电流。上述矛盾严重制约了ncfet器件的发展，是本领域急需解决的问题。

因此，有必要提出一种新的半导体器件及其栅极结构的形成方法，来解决上述问题。基于此，本发明提供了新的栅极结构的形成方法，以在引入负电容效应的同时，也获得mos器件所需的带边功函数，并防止超薄铁电栅介质层的栅漏电流过大。所述栅极结构的形成方法还可以应用于平面栅、鳍式栅或全包围栅的半导体器件制造中。

实施例一

请参阅图1至图7，本实施例提供了一种半导体器件栅极结构的形成方法，包括如下步骤：

1)提供半导体层，在所述半导体层上形成包括n型mosfet区域或/和p型mosfet区域的有源区；

2)在所述有源区上依次形成假栅叠层、栅极侧墙、n型或/和p型源/漏区以及层间介质层；

3)去除所述假栅叠层以形成栅极开口，在所述栅极开口处依次形成界面氧化物层和铁电材料栅介质层；

4)在所述铁电材料栅介质层上形成应力牺牲层，并进行退火处理；在所述退火处理过程中，通过所述应力牺牲层的夹持作用，诱发所述铁电材料栅介质层形成铁电相栅介质层；

5)去除所述应力牺牲层；

6)在所述铁电相栅介质层上形成金属栅层。

在步骤1)中，请参阅图1的s1步骤以及图2，提供半导体层100，在所述半导体层100上形成包括n型mosfet区域或/和p型mosfet区域的有源区。

如图2所示，所述半导体层100可以是硅衬底，也可以是锗衬底、锗硅衬底或者其他半导体材料构成的衬底。所述半导体层100上可以形成平面结构，也可以根据器件结构要求形成有鳍片结构或纳米线结构。在所述半导体层100还形成有包括n型mosfet区域或/和p型mosfet区域的有源区。对于nmosfet或pmosfet器件而言，形成的是n型或p型mosfet区域；对于cmosfet器件而言，形成的是n型和p型mosfet区域。当然本发明并不限定于上述半导体器件，所述有源区的构成也可以根据所形成的半导体器件的类型进行灵活调整。

在步骤2)中，请参阅图1的s2步骤，在所述有源区上依次形成假栅叠层、栅极侧墙、n型或/和p型源/漏区以及层间介质层。需要指出的是，在本实施例中并未对假栅叠层、栅极侧墙、n型或/和p型源/漏区以及层间介质层的结构和形成过程进行过多表述，其具体工艺可以参考实施例二至四中的相关部分。其中，源/漏区的n型/p型可以根据所形成的半导体器件的类型进行选择。

在步骤3)中，请参阅图1的s3步骤以及图2至图3，去除所述假栅叠层以形成栅极开口，在所述栅极开口处依次形成界面氧化物层101和铁电材料栅介质层102。

需要指出的是，图2和图3所展示的是所述栅极开口处的示意图，即去除所述假栅叠层并暴露出所述半导体层的局部区域示意图，图中并未展示其周边区域的栅极侧墙、n型或/和p型源/漏区以及层间介质层等结构，其具体结构可以参考实施例二至四中的相关部分。

作为示例，如图3所示，在所述半导体层100上还形成有界面氧化层101。可选地，形成所述界面氧化层的材料包括sio2、sion、hfo2、al2o3、hfsio、hfsion、hfalon、y2o3、la2o3及hflaon中的至少一种；所述界面氧化层的厚度范围介于0.5nm至1.5nm之间。

作为示例，如图3所示，形成所述铁电材料栅介质层102的材料包括hfzro、hfzralo、hfalo、hfsio、hflao、hfsro、hfgdo及hfyo中的至少一种；所述铁电材料栅介质层102的厚度范围介于1.2nm至10nm之间。

可选地，所述hfzro和所述hfzralo中zr的百分含量范围介于30％至60％之间；所述hfsio中si的百分含量范围介于3％至6％之间；所述hfyo中y的百分含量范围介于4％至6.5％之间；所述hfzralo和所述hfalo和中al的百分含量范围介于3.5％至6.5％之间；所述hfgdo中gd的百分含量范围介于1.5％至5％之间；所述hfsro中sr的百分含量范围介于8％至12％之间；所述hflao中la的百分含量范围介于3％至6％之间。

作为示例，如图3所示，在所述界面氧化层101上形成所述铁电材料栅介质层102前，还包括先在所述半导体层100上形成高k籽晶层103的步骤。可选地，形成所述高k籽晶层103的材料包括zro2及tio2中的至少一种，可以通过原子层沉积(ald)生长得到；所述高k籽晶层的厚度范围介于0.5nm至2.5nm之间。在本实施例中，所述高k籽晶层103为通过ald生长的hkzro2材料层。

本实施例中在所述界面氧化层101和所述铁电材料栅介质层102之间引入所述高k籽晶层103，一方面因其高的介电常数不会明显使等效氧化层厚度(eot)增大，但由于其物理厚度增加不少，故使漏电流大大降低；另一方面，由于aldhkzro2膜是多晶结构，其主要为c相、t相和o相，实验表明在其上进一步沉积aldhfzro铁电介质膜时，这层zro2膜起了一个籽晶层的作用，zro2籽晶层的诱导作用，有助于hfzro铁电相的形成，增强了负电容效应强度。所述高k籽晶层用于增加在所述退火处理过程中形成的所述铁电相栅介质层的铁电相强度，并减小栅漏电流。

作为示例，如图3所示，可选地，所述铁电材料栅介质层102上还形成有腐蚀势垒金属层104。举例说明，形成所述腐蚀势垒金属层104的材料包括tan、ta、mon及wn中的至少一种；所述腐蚀势垒金属层104的厚度范围介于1.0nm至2.0nm之间。

在步骤4)中，请参阅图1的s4步骤以及图4，在所述铁电材料栅介质层102上形成应力牺牲层105，并进行退火处理；在所述退火处理过程中，通过所述应力牺牲层105的夹持作用，诱发所述铁电材料栅介质层102形成铁电相栅介质层102a。

作为示例，如图4所示，所述应力牺牲层105具有高应力的特质，本实施例中，所述应力牺牲层105包括tin层；所述应力牺牲层105的厚度范围介于3nm至10nm之间。可选地，所述退火处理包括快速热退火工艺(rta,rapidthermalannealing)，所述退火处理的退火温度范围介于350℃至850℃之间，所述退火处理的退火时间范围介于20秒至40秒之间。所述退火工艺包括快速热退火(rta)、尖峰式退火(spikeannealing)或激光退火(laserannealing)。具体退火条件可根据所述铁电介质材料热特性决定使用哪种退火处理。本实施例中采用快速热退火工艺。

在步骤5)中，请参阅图1的s5步骤以及图4至图5，去除所述应力牺牲层105。

作为示例，如图4至图5所示，在去除所述应力牺牲层105时，采用刻蚀工艺去除所述应力牺牲层105，并使所述刻蚀工艺停止于所述腐蚀势垒金属层104上。所述刻蚀工艺包括干法刻蚀和湿法腐蚀。在湿法腐蚀去除所述应力牺牲层105时，所述腐蚀势垒金属层104起到了腐蚀停止层的作用，保护了下层的所述铁电相栅介质层102a不会被腐蚀影响而造成损伤。

在步骤6)中，请参阅图1的s6步骤以及图6至图7，在所述铁电相栅介质层102a上形成金属栅层。

作为示例，如图6至图7所示，所述金属栅层包括依次形成于所述铁电相栅介质层102a上的第一金属栅层106和第二金属栅层107；所述第一金属栅层的厚度范围介于1nm至10nm之间。可选地，形成所述第一金属栅层的材料包括ti、al、ta、hf、ru、mo、w、tin、tic、tial、tialc、tisin、tac、tan、taalc、taal、tacn、nbalc、mon、zrn、wn和tiwn中的至少一种。

作为示例，在形成所述第一金属栅层106后，还包括在所述第一金属栅层106中掺杂p型掺杂剂和/或n型掺杂剂的步骤，以分别调节pmosfet和/或nmosfet所需要的栅功函数。通过对所述第一金属栅层106中进行不同类型的掺杂，即将p型掺杂剂(对于pmosfet器件)或n型掺杂剂(对于nmosfet器件)仅掺到第一金属栅层106中，不掺杂在势垒金属层和/或铁电栅介质层中，以可以分别形成p型和/或n型的功函数金属层。

可选地，所述n型掺杂剂包括磷和砷的氢化物、氟化物，具体为磷烷，砷烷，五氟化磷，三氟化磷，五氟化砷或三氟化砷中的至少一种；所述p型掺杂剂包括硼的氢化物、氟化物或氯化物，具体为b2h6、b4h10、b6h10、b10h14、b18h22、bf3或bcl3中的至少一种。

作为示例，所述第一金属栅层106包括采用双金属栅工艺形成的具有p型功函数金属栅或/和n型功函数金属栅的金属栅层即形成所述第一金属栅层106时，直接沉积不同功函数的金属栅材料，而非第一金属层形成后再进行掺杂来调节各自的功函数。

可选地，所述n型金属功函数金属即是使功函数减小的金属，包括al、ta、ti、zr、nb、hf、tial，tialc，tan，tac、taalc和taal中的至少一种；所述p型金属功函数金属即是使功函数增加的金属，包括pt、ni、ir、re、mo、co、tin、tinc、mon和wn中的至少一种。

作为示例，所述第二金属栅层107包括在所述第一金属栅层上依次形成的吸氧金属层、势垒阻挡层和填充金属层；形成所述吸氧金属层的材料包括ti、tial和ta中的至少一种；形成所述势垒阻挡层的材料包括tin、tan、ta、mon、aln和wn中的至少一种；形成所述填充金属层的材料包括w、al、tial、tialc和mo中的至少一种。

作为示例，在形成所述金属栅层后，还包括形成接触互连结构以及进行合金退火处理的步骤。可选地，所述合金退火处理在惰性气氛或弱还原性气氛中进行，退火温度范围介于350℃至450℃之间。在本实施例中，可以在完成器件结构及接触互连等其他器件结构后，对整个半导体结构在惰性气氛(例如n2)或弱还原性气氛(例如n2和h2的混合气氛)中进行退火。这能够驱使注入的掺杂离子扩散并积聚在高k栅介质层的上界面和下界面处，通过界面反应形成电偶极子，进一步调节金属栅的有效功函数，以满足nmosfet、pmosfet或cmosfet等半导体器件的要求。

本实施例提供了一种器件栅极结构的形成方法，为消除沉积功函数金属对形成铁电相栅介质的影响，通过在铁电材料栅介质上沉积tin等材料的应力牺牲层，并予以退火处理以诱发铁电材料栅介质层中铁电相的形成，再沉积功函数金属层。由于退火过程中tin金属膜的夹持作用，诱发铁电相形成和负电容效应的产生，而进一步引入的zro2等材料的高k籽晶层的诱导作用则增大了铁电相强度。通过上述器件栅极结构形成工艺，ncfet器件在引入负电容效应的同时，也获得了器件所需的带边功函数，并防止了超薄铁电栅介质层的栅漏电流过大。

实施例二

请参阅图8至图17，本实施例提供了一种平面栅半导体器件的形成方法，包括如下步骤：

步骤1)，请参阅图8，提供半导体衬底200，所述半导体衬底200还可以包括soi衬底等其他衬底。所述半导体衬底200上形成有浅沟槽隔离201(sti)和包括假栅氧化物层202和假栅非晶硅层203的假栅叠层(dummygate)。所述浅沟槽隔离201将所述半导体衬底200上的区域分为n型mosfet区域和p型mosfet区域。

步骤2)，请参阅图9，在所述假栅氧化物层202和所述假栅非晶硅层203的侧壁形成侧墙204，以所述侧墙204和所述假栅叠层作为掩膜，在所述半导体衬底200的其他区域通过注入等方法形成p和n型源漏区205，并在其上进一步形成金属硅化物206。

步骤3)，请参阅图10，通过化学气相沉积(cvd)等方法沉积层间介质层207，覆盖所述半导体衬底200和所述假栅叠层。所述层间介质层207包括氧化物及氮化硅。在沉积完成过，通过化学机械研磨(cmp)暴露出所述假栅非晶硅层203的顶部。

步骤4)，请参阅图11，去除所述假栅叠层，暴露出半导体层。去除所述假栅叠层的方法包括干法刻蚀或湿法腐蚀。具体地，对于非晶硅材料，可以采用通过基于f基和cl基的气体或基于hbr/cl2的气体进行干法刻蚀，或采用tema湿法腐蚀；对于二氧化硅等氧化物层可以采用f基气体进行干法刻蚀或者采用hf溶液进行湿法腐蚀。需要指出的是，本实施例所提供的半导体器件为平面栅结构，所述半导体层包括平面的半导体衬底。在去除所述假栅叠层后，其暴露区域形成所述栅极开口，在所述栅极开口中的所述半导体衬底上继续形成后续的各层结构。

步骤5)，请参阅图12至图15，根据实施例一中提供的栅极结构形成方法依次在所述半导体层上形成界面氧化层208、高k籽晶层、铁电相栅介质层、腐蚀势垒金属层和第一金属栅层209。根据实施例一中提供的栅极结构的形成方法，在本实施例的平面栅半导体器件中，假栅叠层形成于平面的半导体衬底200上，并在去除所述假栅叠层后，在所形成的开口位置处形成实施例一所述栅极结构。具体地，在图12中，在去除了假栅叠层的沟槽内先形成所述界面氧化层208，而后依次形成高k籽晶层、铁电材料栅介质层、腐蚀势垒金属层和应力牺牲层210，并通过退火工艺使所述铁电材料栅介质层转化为铁电相栅介质层，具体过程请参考实施例一的步骤2)至4)，此处不再赘述。为了便于识别，在图12中，高k籽晶层、铁电材料栅介质层/铁电相栅介质层和腐蚀势垒金属层共同统一标记为铁电栅介质层211。在图13中，在退火工艺完成后，还将所述应力牺牲层210去除。具体过程请参考实施例一的步骤4)至5)，此处不再赘述。

请参阅图14至图15，形成第一金属栅层并掺杂以调节晶体管的功函数。在一个实施例中，在铁电栅介质层211表面形成第一金属栅层209，通过离子注入工艺分别对所述n型mosfet区域和p型mosfet区域的第一金属栅层209进行n型和p型掺杂以分别调节n型mosfet区域和p型mosfet区域的晶体管的功函数。具体地，在图14中，将左侧暴露区域定义为n型mosfet区域，进行n型掺杂剂注入掺杂；而右侧遮挡区域定义为p型mosfet区域，不进行注入。而在图15中，遮挡左侧n型区，并对右侧的p型mosfet区域进行p型掺杂剂注入。通过对所述第一金属栅层209中不同区域进行不同类型的掺杂，可以分别形成p型和/或n型的功函数金属层，具体过程请参考实施例一的步骤6)，此处不再赘述。此外，参考实施例一，在本发明的其他实施案例中，还可以对所述第一金属栅层209采用双金属栅工艺分别形成调节n型mosfet区域和p型mosfet区域的晶体管的功函数，即分别在p型区的铁电栅介质层211上通过p型金属栅工艺直接沉积p型功函数金属材料作为p型mosfet区域的第一金属栅层209，在n型mosfet区域的铁电栅介质层211上通过n型金属栅工艺直接沉积n型功函数金属材料作为n型mosfet区域的第一金属栅层209。

步骤6)，请参阅图16至图17，形成第二金属栅层212，并通过cmp研磨至所述层间介质层207。所述第二金属栅层212的组成和形成方法可以参考实施例一的步骤6)，此处不再赘述。

在步骤6)后，还可以继续进行形成接触互连结构等其他现有的集成电路工艺过程。

本实施例提供的平面栅半导体器件采用本发明提供的栅极结构的形成方法形成栅极结构，为消除沉积功函数金属对形成铁电相栅介质的影响，通过在铁电材料栅介质上沉积tin等材料的应力牺牲层，并予以退火处理以诱发铁电材料栅介质层中铁电相的形成。这将得到具有优化强度的铁电相栅极，同时也确保了器件的带边功函数以及优良的漏电特性。

需要指出的是，本实施例中所形成的是cmosfet半导体器件，因此在半导体衬底200上形成了包括n型mosfet区域和p型mosfet区域的有源区，并在后续工艺过程中同时在n型mosfet区域和p型mosfet区域上执行对应工艺。而在本发明的其他实施案例中，所形成的半导体器件还可以是nmosfet或pmosfet器件，其形成工艺可以分别参考本实施例中n型mosfet区域或p型mosfet区域部分所对应的工艺过程。

实施例三

请参阅图18至图48，本实施例提供了一种鳍式栅半导体器件(finfet)的形成方法，包括如下步骤：

步骤1)，请参阅图18至图25，提供半导体衬底300，所述半导体衬底300还可以包括soi衬底等其他衬底。并形成鳍片结构301和隔离结构302。具体地，在图18和图19中，展示了所提供的半导体衬底300，所述半导体衬底300包括硅衬底或锗硅衬底等。在图20和图21中，通过对所述半导体衬底300进行光刻和刻蚀形成鳍片结构301。在图22和图23中，在所述鳍片结构301之间沉积隔离材料层302a，所述隔离材料层302a包括二氧化硅等氧化物介质材料。在图24和图25中，通过对所述隔离材料层302a进行回刻，形成所述隔离结构302。

步骤2)，请参阅图26至图33，在所述鳍片结构301上形成假栅结构和侧墙305。所述假栅结构包括依次形成的假栅氧化物层303和假栅非晶硅层304。具体地，在图26和图27中，通过热氧化工艺在所述鳍片结构301的表面形成假栅氧化物层303。在图28至图30中，通过沉积非晶硅层并通过硬掩模306刻蚀形成所述假栅非晶硅层304。在图31至图33中，通过沉积侧墙材料层和回刻的方法在所述假栅结构的侧壁形成所述侧墙305。

步骤3)，请参阅图34至图39，形成层间介质层307和源漏区308。具体地，在图34至图36中，通过在所述鳍片结构301上未被所述假栅结构覆盖的区域生长p或者n型的源漏外延层形成所述源漏区308。在图37至图39中，沉积形成所述层间介质层307，覆盖所述假栅结构和所述鳍片结构301，cmp层间介质层，并去除所述硬掩模306以暴露出所述假栅非晶硅层304的顶部。可选地，在沉积所述层间介质层307还会先沉积一层作为接触刻蚀阻挡层的层间阻挡层307a。

步骤4)，请参阅图40至图42，去除所述假栅结构，暴露出半导体层的所述鳍片结构301。

步骤5)，请参阅图43至图45，在所述半导体层上形成实施例二的步骤5)中所述界面氧化层309、铁电栅介质层310和第一金属栅层311。所述铁电栅介质层310包括高k籽晶层、铁电相栅介质层和腐蚀势垒金属层，其具体结构及形成方法请参阅实施例一和实施例二，此处不再赘述。需要指出的是，根据实施例一中提供的栅极结构的形成方法，在本实施例的鳍式栅半导体器件中，所述半导体层包括半导体衬底及其上形成的鳍片结构，所述假栅叠层形成于所述鳍片结构上，并在去除所述假栅叠层后，在其所形成栅极开口中的所述鳍片结构上继续形成后续的各层结构。

步骤6)，请参阅图46至图48，形成第二金属栅层312。所述第二金属栅层312填满原本所述假栅非晶硅层304所占据的空间。可选地，可以通过沉积金属材料层和cmp研磨至目标位置的方法形成所述第二金属栅层312。所述第二金属栅层312可以为多层结构，其具体结构及形成方法请参阅实施例一和实施例二，此处不再赘述。

在步骤6)后，还可以继续进行形成接触互连结构等其他现有的集成电路工艺过程。

本实施例提供的鳍式栅半导体器件采用本发明提供的器件栅极结构的形成方法形成栅极结构，为消除沉积功函数金属对形成铁电相栅介质的影响，通过在铁电材料栅介质上沉积tin等材料的应力牺牲层，并予以退火处理以诱发铁电材料栅介质层中铁电相的形成。这将得到具有优化强度的铁电相栅极，同时也确保了器件的带边功函数以及优良的漏电特性。

需要指出的是，本实施例中所形成的半导体器件可以是nmosfet、pmosfet或cmosfet器件，可以根据所述鳍片结构301以及其上形成的所述源漏区308的p/n掺杂类型决定其所形成的器件类，具体工艺可以参考实施一中相关部分的描述。

实施例四

请参阅图49至图66，本实施例提供了一种全包围栅半导体器件(gaa,gateallaround)的形成方法，包括如下步骤：

步骤1)，请参阅图49至图50，提供半导体衬底400。在本实施例中，所述半导体衬底400为硅衬底或锗硅衬底。所述半导体衬底400还可以包括soi衬底等其他衬底。在所述半导体衬底400上形成浅沟槽隔离401，所述浅沟槽隔离401将所述半导体衬底400上的区域分为n型mosfet区域和p型mosfet区域。所述半导体衬底400上还形成有图形化的掩膜氧化层402和硬掩膜403。所述掩膜氧化层402为pecvd生长得到的二氧化硅层，所述硬掩膜403为lpcvd生长得到的非晶硅层，对上述材料层通过电子束曝光形成胶图形，通过反应离子刻蚀形成纳米线图案。在本实施例中，以所述掩膜氧化层402和所述硬掩膜403作为纳米线刻蚀掩膜对下层的所述半导体衬底400进行刻蚀，而在本发明的其他实施案例中，还可以采用lpcvd、pecvd、ald、mocvd、pvd或炉管热氧化等方法沉积其他掩膜材料，并通过光学曝光、电子束曝光，纳米压印或聚焦离子沉积等方法进行光刻，通过等离子刻蚀、反应离子刻蚀或离子束刻蚀等方法进行刻蚀，以形成图形化的纳米线刻蚀掩膜。

步骤2)，请参阅图52至图60，在所述半导体衬底400中形成堆叠的纳米线阵列。在本实施例中，通过步骤1)中形成的纳米线刻蚀掩膜对所述半导体衬底400进行刻蚀，以形成纳米线阵列，并通过氧化工艺和外延生长以进一步修整所述纳米线阵列。

具体地，在图52至54中，通过干法刻蚀工艺在所述半导体衬底400中形成堆叠的第一纳米线结构404。所述干法刻蚀工艺为多步骤重复交替的各向异性和各向同性等离子体蚀刻。在各向异性刻蚀过程中，只对槽底进行刻蚀，而不会对侧壁造成钻蚀；而在各向同性刻蚀过程中，同时对槽底和侧壁进行刻蚀。以上各向异性和各向同性的刻蚀过程重复交替进行后，就可以在所述半导体衬底400中形成多层堆叠的由硅材料构成的第一纳米线结构404。可选地，所述各向异性等离子体蚀刻的蚀刻气体可以是hbr和cl2中的至少一种，并以o2、he中的至少一种为辅助气体，且刻蚀的功率能量在150w至500w之间；所述各向同性等离子体蚀刻的蚀刻气体可以是sf6，并以he作为辅助气体，且刻蚀的功率能量在200w至800w之间。例如，所述各向异性刻蚀气体可以是hbr、cl2和o2，其中hbr:cl2的比例为1:1至1:5之间，以o2作为添加剂。所述各向同性刻蚀气体可以是sf6和he，其中sf6:he的比例在1:3至1:20之间。在每个刻蚀步骤后，还可以在硅材料表面通过氧化形成二氧化硅钝化层，防止后续的各向同性刻蚀破坏已形成的纳米线结构，并以cf4各向异性刻蚀打开底部待刻蚀区域的二氧化硅钝化层，以进行下一步骤刻蚀。在图52至54中，共形成了上下堆叠的三层所述第一纳米线结构404，而在本发明的其他实施案例中，所述第一纳米线结构404的堆叠数量还可以根据实际需求进行调整，例如为单层或者三层以上。

在图55至图57中，刻蚀完成后去除所述掩膜氧化层402，并通过热氧化工艺在所述第一纳米线结构404的表面形成牺牲氧化层405，达到控制每根纳米线的尺寸和形状的目的。对比图53和图56可以看出，每根纳米线在氧化后都转变为圆形截面，这是由于纳米线材料在热氧化过程中受应力限制氧化的作用所致。通过控制所述牺牲氧化层405的厚度，还可以进一步调节所述第一纳米线结构404的直径尺寸。

在图58至图60中，去除所述牺牲氧化层405释放纳米线结构，以获得第二纳米线结构406根据衬底材料的不同，所述第二纳米线结构406可以是硅、锗、锗硅或其他iii-v族半导体、ii-vi族半导体、金属及其硅化物等材料。当所述半导体器件为pmosfet时，采用锗硅纳米线能大幅提高空穴迁移率，提升器件性能。

可选地，当所述第一纳米线结构404为硅材料时，如图55至图60所述的工艺处理过程还包括在所述第二纳米线结构406上进行锗硅选择性外延生长，在外延的锗硅层上沉积硅保护层，并进行浓缩氧化。在去除氧化层后，得到堆叠的具有锗硅层的所述第三纳米线结构416。具体地，所述浓缩氧化的温度为750℃至900℃，时间为8小时至15小时。其中，外延生长的锗硅层的厚度在5～20nm之间，硅保护薄膜的厚度介于0～3nm之间。需要指出的是，在外延锗硅层上沉积硅保护膜是可选工艺，其取决于具体应用决定是否施行，即可以基于外延的锗硅层直接进行浓缩氧化并去除氧化层从而得到堆叠的具有锗硅层的所述第三纳米线结构416。

例如，当晶体管为cmosfet，参考图65，左边的为nmosfet，右边的为pmosfet，那么nmosfet区域的第二纳米线结构406可以是硅材料，pmosfet区域的第三纳米线结构416可以是锗硅。

步骤3)，请参阅图61至图63，形成假栅结构、侧墙411和源漏区。所述假栅结构包括依次形成的假栅氧化物层407和假栅非晶硅层408，所述假栅氧化物层407的材料包括二氧化硅，所述假栅非晶硅层408的材料包括多晶硅或α-si等。所述源漏区包括源区409和漏区410，其掺杂类型为p+或n+。所述假栅结构还由侧墙411包围，并与所述源漏区隔离。可选地，形成所述源区409和所述漏区410的方法包括，当所述假栅结构和所述侧墙411形成后，在所述半导体衬底400的源漏区设计位置上通过干法刻蚀形成沟槽，并在所述沟槽中填充p+或n+外延材料以形成所述源区409和所述漏区410。举例说明，当所述第三纳米线结构416为锗硅材料时，形成所述源区409和所述漏区410的填充材料为进行b掺杂的p+选择性锗硅外延层。p+锗硅源漏区由于其对沟道产生的横向压应力，将进一步提高pmosfet器件的空穴迁移率。可选地，所述源漏区表面还可以形成金属硅化物层。

步骤4)，请参阅图64至图66，去除假栅结构，暴露出半导体层上绝缘介质薄膜表面和半导体层纳米线，并在其上依次形成铁电栅介质层412、第一金属栅层413和第二金属栅层414。所述铁电栅介质层412依次包括超薄界面氧化层(未标出)、高k籽晶层(可选，未标出)、铁电材料栅介质层/铁电相栅介质层和腐蚀势垒金属层(未标出)。上述各层的组成与形成过程可以参考实施例一至三，此处不再赘述。。在形成上述结构后，还会沉积层间介质层415，并可以继续进行形成接触互连结构等其他现有的集成电路工艺过程。图65中，所述层间介质层415上表面与所述第二金属栅层414的上表面齐平，而在本发明的其他实施案例中，所述层间介质层415还可以完全覆盖其他结构，并在后续工艺中通过金属互联结构引出栅/源/漏极。需要指出的是，对应实施例一中提供的栅极结构的形成方法，在本实施例的全包围栅半导体器件中，所述半导体层包括半导体衬底及其中形成的纳米线结构，所述假栅叠层形成于所述纳米线结构上，并在去除所述假栅叠层后，在其所形成栅极开口中的所述纳米线结构上继续形成后续的各层结构。

本实施例提供的全包围栅半导体器件采用本发明提供的器件栅极结构的形成方法形成栅极结构，为消除沉积功函数金属对形成铁电相栅介质的影响，通过在铁电材料栅介质上沉积tin等材料的应力牺牲层，并予以退火处理以诱发铁电材料栅介质层中铁电相的形成。这将得到具有优化强度的铁电相栅极，同时也确保了器件的带边功函数以及优良的漏电特性。

需要指出的是，本实施例中所形成的是cmosfet半导体器件，因此在半导体衬底400上形成了包括n型mosfet区域和p型mosfet区域的有源区，并在后续工艺过程中同时在n型mosfet区域和p型mosfet区域上执行对应工艺。而在本发明的其他实施案例中，所形成的半导体器件还可以是nmosfet或pmosfet器件，其形成工艺可以分别参考本实施例中n型mosfet区域或p型mosfet区域部分所对应的工艺过程。

综上所述，本发明提供了一种半导体器件及其栅极结构的形成方法，所述半导体器件栅极结构的形成方法包括：

提供半导体层，在所述半导体层上形成包括n型mosfet区域或/和p型mosfet区域的有源区；

在所述有源区上依次形成假栅叠层、栅极侧墙、n型或/和p型源/漏区以及层间介质层；

去除所述假栅叠层以形成栅极开口，在所述栅极开口处依次形成界面氧化物层和铁电材料栅介质层；

在所述铁电材料栅介质层上形成应力牺牲层，并进行退火处理；在所述退火处理过程中，通过所述应力牺牲层的夹持作用，诱发所述铁电材料栅介质层形成铁电相栅介质层；

去除所述应力牺牲层；

以及在所述铁电相栅介质层上形成金属栅层。

本发明为消除沉积功函数金属对形成铁电相栅介质的影响，通过在铁电材料栅介质上沉积应力牺牲层，并予以退火处理以诱发铁电相栅介质层中铁电相的形成，再沉积功函数金属层。本发明在引入负电容效应的同时，也获得了器件所需的带边功函数，并防止了超薄铁电栅介质层的栅漏电流过大的问题。

所述器件栅极结构的形成方法适用于各种先进的纳米半导体器件，包括平面栅半导体器件、鳍式栅半导体器件和全包围栅半导体器件等。利用铁电材料的负电容效应制备的半导体器件具有更高的开/关电流比，为超高速、低功耗、高性能逻辑电路和存储器应用提供了新的途径。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。