41] 此外，W具有宽的面积的板或片的形式制造上电极，由此改善电流分布性能，并且 在使用相同数量的发光二极管的同时减小相同的电流的正向电压。
【附图说明】
[0042] 图1和图2是示出根据本发明的实施例的多个通孔形成在层压结构中的平面图和 剖视图。
[0043] 图3和图4是示出下电极形成在图1的第二半导体层上的平面图和剖视图。
[0044] 图5是示出关于图3的结构的单元区被分离的状态的平面图。
[0045] 图6是沿图5的平面图中的线A1-A2截取的剖视图。
[0046] 图7是图5的平面图中的结构的透视图。
[0047] 图8是示出第一层间绝缘层形成在图5至图7的结构的整个表面上并且第一半导 体层的部分和下电极暴露在每个单元区中的平面图。
[0048] 图9至图12是沿图8的平面图中的特定线截取的剖视图。
[0049] 图13是示出上电极形成在图8至图12中示出的结构上的平面图。
[0化0] 图14至图17是沿图13的平面图中的特定线截取的剖视图。
[0化1] 图18是图13的平面图中的结构的透视图。
[0化2] 图19是根据本发明的优选实施例的通过模制图13至图18的结构而得到的等效 电路图。
[0053] 图20是示出第二层间绝缘层涂敷在图13的结构的整个表面上，在第一单元区中 的第一下电极的一部分被暴露，并且在第四单元区中的第四下电极的一部分被暴露的平面 图。
[0化4] 图21至图24是沿图20的平面图中的特定线截取的剖视图。
[0化5] 图25是示出第一焊盘和第二焊盘形成在图20的结构中的平面图。
[0化6] 图26至图29是沿图25的平面图中的特定线截取的剖视图。
[0化7] 图30是沿图25的平面图中的线C2-C3截取的透视图。
[005引图31是根据本发明的实施例的通过模制串联连接的十个发光二极管而得到的电 路图。
[0059] 图32是根据本发明的实施例的通过模制具有串联/并联连接的发光二极管的阵 列而得到的电路图。
[0060] (附图标记的描述）
[006U 100 ;基板 111、112、113、114 ;第一半导体层
[006引 121、122、123、124 ;有源层 131、132、133、134 ;第二半导体层
[006引 140 ;通孔 151;第一下电极
[0064] 152;第二下电极 153 :第；下电极
[0065] 154;第四下电极 161;第一单元区
[0066] 162 ;第二单兀区 163 ;第二单兀区
[0067] 164 ;第四单元区 170 ;第一层间绝缘层
[0068] 181 ;第一上电极 182 ;第二上电极
[0069] 183;第立上电极 184;第四上电极
[0070] 190 ;第二层间绝缘层
[007U 210;第一焊盘 220;第二焊盘
【具体实施方式】
[0072] 在下文中，为了更充分地描述本发明，将参照附图更详细地描述本发明的优选实 施例。然而，本发明不限于下面的实施例，而可其它形式来实施。
[0073] 在该些实施例中，将理解的是，术语"第一"、"第二"或"第等不对组件强加任 何限制而是仅用于将组件区分开。
[0074] 图1和图2是示出根据本发明的实施例的多个通孔形成在层压结构中的平面图和 剖视图。
[0075] 具体地，图2是沿图1的平面图中的线A1-A2截取的剖视图。
[0076] 参照图1和图2,在基板100上形成第一半导体层110、有源层120和第二半导体 层130,形成通孔140 W使半导体层110的表面借此来暴露。
[0077] 基板100包括诸如藍宝石、碳化娃或GaN的材料。任何材料都可用于基板100,只 要它可诱导将形成在基板100上的薄膜的生长即可。第一半导体层110可具有n型导电性。 有源层120可具有多量子阱结构，第二半导体层130形成在有源层120上。当第一半导体 层110具有n型导电性时，第二半导体层130具有P型导电性。缓冲层（未示出）还可形 成在基板100与第一半导体层110之间，W促进第一半导体层110的单晶生长。
[007引随后，对形成有上至第二半导体层130的结构执行选择性蚀刻，并形成多个通孔 140。下面的第一半导体层110的部分通过通孔140暴露。通孔140可通过传统的蚀刻工 艺来形成。例如，涂敷光致抗蚀剂，然后通过传统的图案化工艺来去除光致抗蚀剂的在将形 成通孔的区域上的部分，W形成光致抗蚀剂图案。其后，通过使用光致抗蚀剂图案作为蚀刻 掩模来执行蚀刻工艺。执行蚀刻工艺直到第一半导体层110的所述部分被暴露。在蚀刻工 艺之后，去除剩余的光致抗蚀剂图案。
[0079] 通孔140相对于基板的表面或通过执行蚀刻工艺暴露的第一半导体层110的表 面具有一定范围的倾角（a)。具体地，如果通孔140不具有一定范围的倾角，则在随后的气 相沉积金属或涂敷绝缘材料的工艺中，在沉积的金属层或涂敷的绝缘材料层中可能产生裂 纹。即使在制造工艺中没有裂纹产生，当后来使用发光二极管时也导致可靠性的问题。在发 光二极管根据施加的电力发光时产生热和电应力，该导致在超过特定倾角（a)的通孔140 上形成的金属层或绝缘材料层中产生裂纹。产生的裂纹导致发光二极管的故障，因此使亮 度减小。
[0080] 优选地，通孔140相对于基板100的表面或第一半导体层110的表面具有10至60 度的角度。
[0081] 如果倾角（a)小于10度，则有源层120的面积由于过低的倾斜度而减小。有缘层 的面积的减小导致亮度的减小。第二半导体层130的实际面积远小于第一半导体层110的 面积。通常，半导体层130具有P型导电性，第一半导体层110具有n型导电性。当发光二 极管发光时，第一半导体层110将电子供应到有源层120,第二半导体层130将空穴供应到 有源层120。发光效率的改善趋向于依赖空穴的均匀且流畅的供应，而不是电子的供应。因 此，第二半导体层130的面积的过度减小可W导致发光效率下降。在倾角（a)超过60度的 情况下，由于高倾斜度而可能在随后的金属层或绝缘材料层中产生裂纹。
[0082] 同时，可对通孔140的形状和数量进行各种改变。
[0083] 图3和图4是示出下电极形成在图1的第二半导体层上的平面图和剖视图。具体 地，图4是沿图3的平面图中的线A1-A2截取的剖视图。
[0084] 参照图3和图4,在除通孔140之外的区域中形成下电极151、152、153和154,多 个单元区161、162、163和164可通过下电极151、152、153和154的形成来界定。可通过利 用在形成金属电极时使用的剥离工艺来形成下电极151、152、153和154。例如，在除虚拟的 单元区161、162、163和164之外的分离区域中和其中形成有通孔140的区域中形成光致抗 蚀剂，并通过传统的热沉积等来形成金属层。随后，去除光致抗蚀剂，由此在第二半导体层 130上形成下电极151、152、153和154。任何材料都可用于下电极151、152、153和154,只 要它是能够与第二半导体层130欧姆接触的金属材料即可。下电极151、152、153和154可 包括Ni、化或Ti，并且可由Ti/Al/Ni/Au的复合金属层组成。
[0085] 下电极151、152、153和154可W具有在2000A至lOOOOA范围内的厚度。如果 下电极151、152、153和154的厚度小于2000A，则光从下电极151、152、153和154向基板 100的反射不流畅，并且存在光透射成薄膜形式的下电极151、152、153和154的泄漏。如果 下电极151、152、153和154的厚度超过lOOOOA，则存在执行形成下电极的工艺（诸如热 沉积）需要过多的时间的问题。
[0086] 下电极151、152、153和154可相对于第二半导体层130的表面具有10度至45度 的倾角化）。如果下电极151、152、153和154的倾角化）小于10度，则光的反射效率由于 倾斜度非常平缓而下降。另外，存在由于倾角小而不能保证下电极的表面上的厚度的均匀 性的问题。如果下电极151、152、153和154的倾角化）超过45度，则可能由于倾角大而在 随后的层中产生裂纹。
[0087] 可通过改变基板的设置和在诸如热沉积的工艺中基板相对于金属原子的前进方 向的角度来实现对下电极151、152、153和154的倾角化）的调节，其中，下电极151、152、 153和154的倾角化）相对于第二半导体层130的表面而定义。
[008引在图3和图4中，其中形成有四个下电极151、152、153和154的区域分别界定了 四个单元区161、162、163和164。第二半导体层130暴露在单元区161、162、163和164之 间的空间中。单元区161、162、163和164的数量可与包括在将要形成的阵列中的发光二极 管的数量对应。因此，可对单元区的数量进行各种改变。
[0089] 尽管图4示出下电极151、152、153或154在同一单元区161、162、163或164中分 隔开，但该是由于线A1-A2横贯通孔140而出现的现象。如在图3中所能看到的，形成在同 一单元区中的下电极151、152、153或154是物理连续的。因此，即使通孔140形成在下电 极151、152、153或154中，形成在同一单元区中的下电极151、152、153或154仍处于电短 路状态。
[0090] 图5是示出关于图3的结构的单元区被分离的状态的平面图，图6是沿图5的平 面图中的线A1-A2截取的剖视图，图7是图5的平面图中的结构的透视图。
[0091] 参照图5、图6和图7,通过对四个单元区161、162、163和164之间的空间进行台 面蚀刻来形成台面蚀刻区。基板100暴露在通过台面蚀刻形成的台面蚀刻区中。因此，四 个单元区161、162、163和164彼此完全电分离。如果在图1至图4中将缓冲层设置在基板 100与第一半导体层110之间，则甚至在单元区161、162、163和164的分离工艺中也可保留 缓冲层。然而，为了使单元区161、162、163和164彼此完全分离，可通过台面蚀刻将单元区 161、162、163和164中的相邻的单元区之间的缓冲层去除。
[0092] 通过台面蚀刻使第一半导体层110、有源层120、第二半导体层130 W及下电极 151、152、153和154的侧表面暴露在台面区域的侧表面上。暴露的侧表面可相对于基板100 的表面具有10度至60度的倾角（c)。可通过调节基板相对于蚀刻剂的前进方向的角度来 实现对暴露的侧表面的倾角（C)的调节。
[0093] 如果通过台面蚀刻暴露的膜的倾角（C)小于10度，则因倾角小而导致发光面积减 小，并且发光效率可能降低。如果倾角（C)超过60度，则后来形成的膜的厚度可能不均匀， 或者裂纹可能由于倾角大而在膜中产生。该成为装置的可靠性劣化的因素。
[0094] 通过台面蚀刻暴露的膜的倾角（C)的范围影响到由在后续工艺中形成的金属层 导致的光的反射。例如，金属层形成在通过台面蚀刻暴露的膜的侧壁上。如果倾角（C)小 于10度，则在有源层中形成的光没有在相对于基板的预定范围内反射，而是散射。即使倾 角（C)超过60度，光的反射也没有朝向预定的区域前进，而是散射。
[0095] 通过单元区161、162、163和164中的相邻的单元区之间的分离工艺，第一半导体 层 111、112、113 和 114、有源层 121、122、123 和 124、第二半导体层